JPH02123470A - ブールラスター演算を実行する装置 - Google Patents
ブールラスター演算を実行する装置Info
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- JPH02123470A JPH02123470A JP1249378A JP24937889A JPH02123470A JP H02123470 A JPH02123470 A JP H02123470A JP 1249378 A JP1249378 A JP 1249378A JP 24937889 A JP24937889 A JP 24937889A JP H02123470 A JPH02123470 A JP H02123470A
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- boolean
- frame buffer
- circuit
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T17/00—Three-dimensional [3D] modelling for computer graphics
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- Computer Hardware Design (AREA)
- Computer Graphics (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- Image Generation (AREA)
- Processing Or Creating Images (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、画像の図形表示に利用されるコンピュータシ
ステムに関する。以下、本発明を説明するに際しては回
路、ブロック線図、信号、真理値表、ビット長さ１画素
長さなどを特定して挙げるが、そのような詳細外事項が
単に本発明の理解を−層深めるという目的で開示される
にすぎず、下記の特定の詳細な事項を含まずとも本発明
を実施１２うるととは商業者には明白であろう。また、
場合（でよっては、本発明を無用に不明瞭にしないため
、周知の回路をブロック線図の形態で示すこともある。
ステムに関する。以下、本発明を説明するに際しては回
路、ブロック線図、信号、真理値表、ビット長さ１画素
長さなどを特定して挙げるが、そのような詳細外事項が
単に本発明の理解を−層深めるという目的で開示される
にすぎず、下記の特定の詳細な事項を含まずとも本発明
を実施１２うるととは商業者には明白であろう。また、
場合（でよっては、本発明を無用に不明瞭にしないため
、周知の回路をブロック線図の形態で示すこともある。
［発明の実施例〕
第１図には、本発明の環境全般のブロック線図が示され
ている。ＣＰＵ９ は、ここでは、第１図に示す他の構
成要素の外にある回路を含むものとして規定されており
、（臥下に説明する本発明の動作に必要表データ８制御
信号及びアドレス’ｉ ＣＰＵインタフェース１０を介
して提供する。
ている。ＣＰＵ９ は、ここでは、第１図に示す他の構
成要素の外にある回路を含むものとして規定されており
、（臥下に説明する本発明の動作に必要表データ８制御
信号及びアドレス’ｉ ＣＰＵインタフェース１０を介
して提供する。
ＣＰＵ ９はＣＰＵインタフェース１０を介してメモリ
インタフェース１４にもアドレスを提供スると共に、デ
ータ経路回路１２にデータを提供する。データ経路回路
１２には、メモリインタフニス１４により表示用フレー
ムバッファ１３から読取られたデータも提供される。デ
ータ経路回路１２によりメモリインタフェース１４へ出
力され一 たデータは、メモリインタフェース１４からフレムバッ
ファのＣＰＵ９により指定されたアドレスに書込１れる
。木登明け、データ経路回路１２の特定の回路構成とそ
の技術に関する。ＣＰＵ９゜ＣＰＵインタフェース１０
）ｌ／−ムバッファ１３及びメモリインタフェース１
４に関する詳細は計算機生成図形表示の分野の当業者に
は明白であろうと考えられるので、本発明を正しく理解
する上で必要である場合を除き詳細には説明１７ない。
インタフェース１４にもアドレスを提供スると共に、デ
ータ経路回路１２にデータを提供する。データ経路回路
１２には、メモリインタフニス１４により表示用フレー
ムバッファ１３から読取られたデータも提供される。デ
ータ経路回路１２によりメモリインタフェース１４へ出
力され一 たデータは、メモリインタフェース１４からフレムバッ
ファのＣＰＵ９により指定されたアドレスに書込１れる
。木登明け、データ経路回路１２の特定の回路構成とそ
の技術に関する。ＣＰＵ９゜ＣＰＵインタフェース１０
）ｌ／−ムバッファ１３及びメモリインタフェース１
４に関する詳細は計算機生成図形表示の分野の当業者に
は明白であろうと考えられるので、本発明を正しく理解
する上で必要である場合を除き詳細には説明１７ない。
次に、第１図のデータ経路回路１２の機能レベルフ［］
ツク線図である第２図を参照し５て、データ経路回路１
２を詳細に説明する。以下の説明には、１−宛先１デー
タと、「ソース−１データという月給が取入れられて
いる。宛先データは、フレームバッファに書込１れるデ
ータ、又は壕さに書込捷れようと１〜でいるフレームバ
ッファのアドレスに現在存在するデータである。ソース
データは、２つのソース、すなわち、字体レジスタ２０
に字体ンスデータを提供するＣＰＵ ９ と、所定のパ
ターンを記憶し、パターンソースデータを提供するパタ
ーンレジスタ２７のいずれか一方から提供されるデータ
である。データ経路回路１２はンーステ−タを宛先デー
タと組合せ、新たな宛先データを発生する。その宛先デ
ータはフレームバッファの所望の記憶場所に書込まれ、
最終的にはビデオ表示装置に表示される。
ツク線図である第２図を参照し５て、データ経路回路１
２を詳細に説明する。以下の説明には、１−宛先１デー
タと、「ソース−１データという月給が取入れられて
いる。宛先データは、フレームバッファに書込１れるデ
ータ、又は壕さに書込捷れようと１〜でいるフレームバ
ッファのアドレスに現在存在するデータである。ソース
データは、２つのソース、すなわち、字体レジスタ２０
に字体ンスデータを提供するＣＰＵ ９ と、所定のパ
ターンを記憶し、パターンソースデータを提供するパタ
ーンレジスタ２７のいずれか一方から提供されるデータ
である。データ経路回路１２はンーステ−タを宛先デー
タと組合せ、新たな宛先データを発生する。その宛先デ
ータはフレームバッファの所望の記憶場所に書込まれ、
最終的にはビデオ表示装置に表示される。
宛先ラッチ７８に記憶されている現在宛先デタμ、フレ
ームバッファ１３のアドレスされた記憶場所からメモリ
インタフェース１４を介して読取らねたものである。適
切なアドレスはＣＰＵ ９からメモリインタフェース１
４に提供される。宛先データは宛先ラッチ７８に保持さ
れた後、以下にさらに詳細に説明するように、字体レジ
スタ２０又はパターンレジスタ２７により供給される２
つのソースデータのいｔノ１．か一方と、ＣＰＵ９によ
り指定さねたプール演算によって組合される。ンスデー
タと、宛先データとの組合せの結果、新たな宛先データ
が得られ、その宛先データは宛先ブタ出力ラツチ７４を
介して供給されで、ＣＰＵ９からメモリインタフェース
１４に供給されたアドレスにより指定されるフレームバ
ッファメモリ内の記憶場所に書込まれる。
ームバッファ１３のアドレスされた記憶場所からメモリ
インタフェース１４を介して読取らねたものである。適
切なアドレスはＣＰＵ ９からメモリインタフェース１
４に提供される。宛先データは宛先ラッチ７８に保持さ
れた後、以下にさらに詳細に説明するように、字体レジ
スタ２０又はパターンレジスタ２７により供給される２
つのソースデータのいｔノ１．か一方と、ＣＰＵ９によ
り指定さねたプール演算によって組合される。ンスデー
タと、宛先データとの組合せの結果、新たな宛先データ
が得られ、その宛先データは宛先ブタ出力ラツチ７４を
介して供給されで、ＣＰＵ９からメモリインタフェース
１４に供給されたアドレスにより指定されるフレームバ
ッファメモリ内の記憶場所に書込まれる。
ある動作モードにおいては、本発明は、字体ソスデータ
（字体レジスタ２０により供給されωをフレームバッフ
ァ宛先データ（宛先ランチ７８により供給される）と組
合せる。ユーザーが字体データの表示を要求すると、Ｃ
Ｉ）Ｕ９は、字体レジスタ２０にその字体データを出力
させる指令を発行する。続いて、このデータはマルチプ
レクサ３０（・てよす選択され、バレルシフタ３６に入
力される。
（字体レジスタ２０により供給されωをフレームバッフ
ァ宛先データ（宛先ランチ７８により供給される）と組
合せる。ユーザーが字体データの表示を要求すると、Ｃ
Ｉ）Ｕ９は、字体レジスタ２０にその字体データを出力
させる指令を発行する。続いて、このデータはマルチプ
レクサ３０（・てよす選択され、バレルシフタ３６に入
力される。
字体レジスタ２０及びパターンレジスタ２７の間で選択
されるのと同様に、マルチプレクサ３０は、バレルシフ
タ３６に入力されるべきデータのソースを選択する。バ
レルシフタ３６は、マルチプレクサ３０から得た字体デ
ータがフレームバッファ１３内部で、たとえば、１６画
素メモリアクセスを経て整列するように、字体データを
所定のビット数だけ動かす。１例を挙げると、フレーム
バッファ１３の１３番目の画素記憶場所で始まる１０ビ
ット幅の字体を書込む場合には、バレルシフタ３６は、
字体データを場所１３個分シフトさせる命令をＣＰＵ９
から受信する。これにより、字体データの始まυの位置
は、フレームバッファメモリ１３のこれから作用を受け
ようとする１６画素部分における７レームバツフア１３
内の第１３のアドレスとアライメントされることになる
。従って、字体データが７レームバツフアメモリに書込
まれるときに、字体データがＣＰＵ９から送られて来た
アドレスにより決定される正しい記憶場所に整列するよ
うに、アライメントのための手段としてバレルシフタ３
６が使用されることがわかる。
されるのと同様に、マルチプレクサ３０は、バレルシフ
タ３６に入力されるべきデータのソースを選択する。バ
レルシフタ３６は、マルチプレクサ３０から得た字体デ
ータがフレームバッファ１３内部で、たとえば、１６画
素メモリアクセスを経て整列するように、字体データを
所定のビット数だけ動かす。１例を挙げると、フレーム
バッファ１３の１３番目の画素記憶場所で始まる１０ビ
ット幅の字体を書込む場合には、バレルシフタ３６は、
字体データを場所１３個分シフトさせる命令をＣＰＵ９
から受信する。これにより、字体データの始まυの位置
は、フレームバッファメモリ１３のこれから作用を受け
ようとする１６画素部分における７レームバツフア１３
内の第１３のアドレスとアライメントされることになる
。従って、字体データが７レームバツフアメモリに書込
まれるときに、字体データがＣＰＵ９から送られて来た
アドレスにより決定される正しい記憶場所に整列するよ
うに、アライメントのための手段としてバレルシフタ３
６が使用されることがわかる。
バレルシフタ３６によシ供給されるシフト済データは一
連の８ビットラッチ４６．４Ｂ、５０゜５２．５４．５
６．５８及び６０へ供給される。
連の８ビットラッチ４６．４Ｂ、５０゜５２．５４．５
６．５８及び６０へ供給される。
この一連のラッチはフレームバッファに書込まれる１画
素分のデータをそれぞれ記憶する（合わせて８画素）。
素分のデータをそれぞれ記憶する（合わせて８画素）。
本発明では、各ラッチ４６，４８．５０，５２゜５４．
５６．５８及び６０が８ビツト分のデータを記憶できる
ように８つの８ビツトラツチを使用しており、従って、
８つの画素のそれぞれについて８つのプレーンに情報（
第３図に関して以下に説明する通り）を含むことになる
。好ましい実施例によれば、フレームバッファの１６画
素分のメモリスペース（ビデオ表示装置の１６個の画素
に対応する）は１回のメモリアクセスで更新されるので
、８画素分の情報は１メモリアクセスの半分である。次
のメモリアクセスから得られた残る８画素分の情報は、
メモリサイクル動作の後半で、前半の動作と同様にバレ
ルシフタ３６へ送られた後、ラッチ４６．４Ｂ、５０，
５２，５４，５６゜５８及び６０に分配される。単色の
場合は画素ごとに１ピツトのモード（字体−１）で字体
データを利用することができ、からーの場合には画素ご
とに８ビツトのモード（字体−８）で字体データを利用
できる。字体−１モードでは、拡張回路４２は画素ごと
に１ビツトの動作を８回繰返す。ラッチ４６．４Ｂ、５
０．５２，５４，５６．５８及び６０は字体ソースデー
タを、−度に８ビツトずつ、同時係属出願、出願番号
に記載されるブールラスター演算回路６４０１
つの入力端子に供給する。宛先ラッチＴ８に保持された
フレームバッファ宛先データは時を同じくして解放され
て、ブールラスター演算回路６４の第２の入力端子へ供
給される。
５６．５８及び６０が８ビツト分のデータを記憶できる
ように８つの８ビツトラツチを使用しており、従って、
８つの画素のそれぞれについて８つのプレーンに情報（
第３図に関して以下に説明する通り）を含むことになる
。好ましい実施例によれば、フレームバッファの１６画
素分のメモリスペース（ビデオ表示装置の１６個の画素
に対応する）は１回のメモリアクセスで更新されるので
、８画素分の情報は１メモリアクセスの半分である。次
のメモリアクセスから得られた残る８画素分の情報は、
メモリサイクル動作の後半で、前半の動作と同様にバレ
ルシフタ３６へ送られた後、ラッチ４６．４Ｂ、５０，
５２，５４，５６゜５８及び６０に分配される。単色の
場合は画素ごとに１ピツトのモード（字体−１）で字体
データを利用することができ、からーの場合には画素ご
とに８ビツトのモード（字体−８）で字体データを利用
できる。字体−１モードでは、拡張回路４２は画素ごと
に１ビツトの動作を８回繰返す。ラッチ４６．４Ｂ、５
０．５２，５４，５６．５８及び６０は字体ソースデー
タを、−度に８ビツトずつ、同時係属出願、出願番号
に記載されるブールラスター演算回路６４０１
つの入力端子に供給する。宛先ラッチＴ８に保持された
フレームバッファ宛先データは時を同じくして解放され
て、ブールラスター演算回路６４の第２の入力端子へ供
給される。
同様に同時係属出願 に記載されているプレ
ーンラスター演算選択回路６２と、ブールラスター演算
回路６４は、その後宛先ラッチ７８からのフレームバッ
ファ宛先データを、元々は字体レジスタ２０により供給
されたデータであるラッチ４６．４Ｂ、５０．５２．５
４．５６，５８゜６０からの字体ソースデータと所定の
プール演算によって組合せる。図形表示に共通して実行
可能であるプール演算を第１表に示す。
ーンラスター演算選択回路６２と、ブールラスター演算
回路６４は、その後宛先ラッチ７８からのフレームバッ
ファ宛先データを、元々は字体レジスタ２０により供給
されたデータであるラッチ４６．４Ｂ、５０．５２．５
４．５６，５８゜６０からの字体ソースデータと所定の
プール演算によって組合せる。図形表示に共通して実行
可能であるプール演算を第１表に示す。
第１表
０ クリア ｄ ＜ −（０）
ｄ〈−（〜（（ｄ）ｌ（ｓ）））
ａ＜−（（ｄ）＆〜（８））
ｄく−（〜（Ｓ））
ｄ＜−（（〜（ｄ） ＆ （ｓ） ）
ｄ〈−（〜ｄ））
ｄ＜−（（ｄ）へ（８））
ｄ〈−（〜（ｄ） ＆ （ｓ） ）
ａ＜−（（ｄ）＆（ｓ） ）
ｄ ＜ −（ｄ）△〜（Ｓ））
ｄ＜−（ｄ）
ａ＜−（ｄ）ｌ〜（Ｓ））
ｄ＜−（ｓ）
ｄ〈−（〜（ｄ） ｌ （ｓ） ）
ｄ＜−（（ｄ）１ Ｇ））
ｄ〈−（〜０）
１ 否定論理和
２ 消去
３ 描出否定
４ 消去逆転
５ 否定
６ 排他的論理和
７ 否定論理積
８ 論理積
９ 等価
ノー・
１０ オペレーション
１１ ペイント否定
１２ 描出
１３ ペイント逆転
１４ ペイント
１５ セット
表中、 〜＝１の補数
１＝包含的論理和
△−排他的論理和
＆＝論理積
ｄ＝宛先データ
８＝ンースデータ
ソースデータと宛先データは、ブレーンラスター演算選
択回路６２及びブールラスター演算回路６４により次の
ようにして組合される。ＣＰＵ ９はそれぞｔｌ、 ４
ビットずつの４つのビット群をブタ線６５を介してブレ
ーンラスター演算選択回路６２に供給する。それぞれ４
ビツトの各ビット群は、実行可ｆｉＦな１６種類のプー
ル演算のいずれか１つを符−ｑ化し５ている。ブレーン
ラスター演算選択回路６２には、８つのブレーンのそれ
ぞれに関する前月色（ＦＣＣ）状態信号及び背景色（Ｂ
ＧＣ）状態信号もＣＰＵ ９ から供給される。ＦＣ
Ｃ＠号と、ＢＧＣ信号は、ビデオ表示されるべき画像の
前景色と、背景色とをそれぞれ表わす。ビット分解靜を
より高めたり、３色以上の色を使用しても良いことは明
白であろう。
択回路６２及びブールラスター演算回路６４により次の
ようにして組合される。ＣＰＵ ９はそれぞｔｌ、 ４
ビットずつの４つのビット群をブタ線６５を介してブレ
ーンラスター演算選択回路６２に供給する。それぞれ４
ビツトの各ビット群は、実行可ｆｉＦな１６種類のプー
ル演算のいずれか１つを符−ｑ化し５ている。ブレーン
ラスター演算選択回路６２には、８つのブレーンのそれ
ぞれに関する前月色（ＦＣＣ）状態信号及び背景色（Ｂ
ＧＣ）状態信号もＣＰＵ ９ から供給される。ＦＣ
Ｃ＠号と、ＢＧＣ信号は、ビデオ表示されるべき画像の
前景色と、背景色とをそれぞれ表わす。ビット分解靜を
より高めたり、３色以上の色を使用しても良いことは明
白であろう。
ブレーンごとに、ブレーンラスター演算選択回路６２の
入力端子ではＦＧＣ信号とＢＧＣ信号の４種類の組合せ
が可能であるので、ＦＧＣ信号とＢＧＣ信号による決定
に従って、４ビツトずつの４つのビット群の中から１つ
が選択される１、選択された４ビット群は所望のブール
演営−を表示し７ており、ブールラスター演算回路６４
−・、出力される３、そこで、ブールラスター演算回路
６１ゴ、ブｌ、、ｚ−ンラスター演算選沢回路６２によ
り指定されたブ・−ル演算によって、ソースデータと宛
先データとを組合せる。
入力端子ではＦＧＣ信号とＢＧＣ信号の４種類の組合せ
が可能であるので、ＦＧＣ信号とＢＧＣ信号による決定
に従って、４ビツトずつの４つのビット群の中から１つ
が選択される１、選択された４ビット群は所望のブール
演営−を表示し７ており、ブールラスター演算回路６４
−・、出力される３、そこで、ブールラスター演算回路
６１ゴ、ブｌ、、ｚ−ンラスター演算選沢回路６２によ
り指定されたブ・−ル演算によって、ソースデータと宛
先データとを組合せる。
パターンソースデータと、フレームバッファ宛先データ
Ｄ。Ｏ””Ｄ７７との紺合せの結果は出力ラッチ７４に
供給され、その後、出力ラッチ７４から第１図のメモリ
インタフェース１４へ出力される。そこで、メモリイン
タフェース１４はその新たな宛先デー−夕をフレームバ
ッファ１３０ＣＰＴ、Ｊ９から供給さねたアドレスによ
り指定される記憶場所に書込む。
Ｄ。Ｏ””Ｄ７７との紺合せの結果は出力ラッチ７４に
供給され、その後、出力ラッチ７４から第１図のメモリ
インタフェース１４へ出力される。そこで、メモリイン
タフェース１４はその新たな宛先デー−夕をフレームバ
ッファ１３０ＣＰＴ、Ｊ９から供給さねたアドレスによ
り指定される記憶場所に書込む。
本発明の好ましい実施例においては、フレームバッファ
メモリは、それぞれが第３図に示すようにビデオ表示装
置の画素を表わす８つのブレーンに分割されているので
、上述のようなデータの組合せは、フレームバッフアメ
七りで、−４に１フレーンずつ実行される。
メモリは、それぞれが第３図に示すようにビデオ表示装
置の画素を表わす８つのブレーンに分割されているので
、上述のようなデータの組合せは、フレームバッフアメ
七りで、−４に１フレーンずつ実行される。
再び第２図に戻って説明すると、線を描く場合、パター
ンレジスタ２Ｔが使用される。パターンレジスタ２７に
は、ＣＰＵ９ からパターンソースブタが供給される。
ンレジスタ２Ｔが使用される。パターンレジスタ２７に
は、ＣＰＵ９ からパターンソースブタが供給される。
好ましい実施例では、バタンレジスタは１６Ｘ１６ビツ
トの２進値７トリクスであり、１つの１６ビツト行を所
望のソースとして選択するアドレスをＣＰＵ９ から受
取る。この１６ビツト行は、表示されるとき、最終的に
は、その都度、ビデオ表示装置の１本の走査線の１６番
目の画素から出発１〜ながら、その走査線の全長に沿っ
て論理的に反復する。マルチプレクサ２８１４、ＣＰＵ
９ の制御の下に、パターンレジスタ２７からのパター
ンデータの１６ビツトバーセルを、８ビツトの増分を行
いながら選択する。マルチプレクサ３０は、同様にＣＰ
Ｕ９ の制御の下に、続いて８ビツト増分を選択し、そ
れをバレルシフタ３６へ供給される。
トの２進値７トリクスであり、１つの１６ビツト行を所
望のソースとして選択するアドレスをＣＰＵ９ から受
取る。この１６ビツト行は、表示されるとき、最終的に
は、その都度、ビデオ表示装置の１本の走査線の１６番
目の画素から出発１〜ながら、その走査線の全長に沿っ
て論理的に反復する。マルチプレクサ２８１４、ＣＰＵ
９ の制御の下に、パターンレジスタ２７からのパター
ンデータの１６ビツトバーセルを、８ビツトの増分を行
いながら選択する。マルチプレクサ３０は、同様にＣＰ
Ｕ９ の制御の下に、続いて８ビツト増分を選択し、そ
れをバレルシフタ３６へ供給される。
パターン情報を供給しているときのバレルシフタ３６は
受動的であり、データビットを所定のビット数だけシフ
トすることをせずにパイプラインとして動作し５．８ビ
ツト分の増分パターンデータをラッチ４６，４８，５０
，５２，５４，５６゜５８及び６０に供給する。８ビツ
トの増分バタンデータは、さらに、拡張回路４２により
８回繰返され、その結果、情報はラッチ４６〜６０ごと
に複製されることになるので、各ラッチは８ビツトのパ
ターンデータを得る。
受動的であり、データビットを所定のビット数だけシフ
トすることをせずにパイプラインとして動作し５．８ビ
ツト分の増分パターンデータをラッチ４６，４８，５０
，５２，５４，５６゜５８及び６０に供給する。８ビツ
トの増分バタンデータは、さらに、拡張回路４２により
８回繰返され、その結果、情報はラッチ４６〜６０ごと
に複製されることになるので、各ラッチは８ビツトのパ
ターンデータを得る。
ラッチ４６，４８．５０，５２，５４，５６゜５８及び
６０に保持された情報は、ＣＰＵの制御の下に、ブール
ラスター演算回路６４に供給される。この回路は、先に
簡単に説明したように、パターンレジスタ２７により供
給されたソース情報を、宛先ラッテγ８から供給された
宛先データと、ＣＰＵ５により指定されたプール演算を
経て組合せる。組合せ動作の杵細は、同時係属出願に記
載されている。パターンソースデータと、フレームバッ
ファ宛先データとの組合せの結果得られたデータは出か
らツナ７４に供給された後、出力ラッチ７４から第１図
のメモリインタフエース１４へ出力される。そこで、メ
モリインタ７ｘ−、ｘ１４！ｄ新たな宛先データをフレ
ームバッファ１３のＣＰＵ９から供給されたアドレスに
よυ指定される記憶場所に書込む。
６０に保持された情報は、ＣＰＵの制御の下に、ブール
ラスター演算回路６４に供給される。この回路は、先に
簡単に説明したように、パターンレジスタ２７により供
給されたソース情報を、宛先ラッテγ８から供給された
宛先データと、ＣＰＵ５により指定されたプール演算を
経て組合せる。組合せ動作の杵細は、同時係属出願に記
載されている。パターンソースデータと、フレームバッ
ファ宛先データとの組合せの結果得られたデータは出か
らツナ７４に供給された後、出力ラッチ７４から第１図
のメモリインタフエース１４へ出力される。そこで、メ
モリインタ７ｘ−、ｘ１４！ｄ新たな宛先データをフレ
ームバッファ１３のＣＰＵ９から供給されたアドレスに
よυ指定される記憶場所に書込む。
本発明は、データを組合せる際の不必要なフレームバッ
ファ読取り動作を排除する方法及び装置を目的としてお
シ、下記のような原理に従って動作する。先に第１表に
指定した通υ、図形指向ビデオ表示装置と共に一般に利
用されるブール演算は１６種類ある。前記の１６′ａ類
のブール演算のうち９種類については、どの演算が選択
されたかを知り且つソースデータのみを知ることによシ
、その結果を確定できるであろう。従って、ソースデー
タがわかってしまえば、１６の場合のうち９つの演算に
おいてはフレームバッファから宛先データを読取る必要
がない。第２図に戻って説明すると、高速ラスター演算
論理８９はラッチ４６〜６０からソースデータを得た後
、プレーンラスター演算選択回路６２によシ選択された
演算が宛先データを読取る必要なく結果を確認できる９
種類の演算の中の１つであれば、その演算に関して、高
速ブールラスター演算が可能であるか否かを判定する。
ファ読取り動作を排除する方法及び装置を目的としてお
シ、下記のような原理に従って動作する。先に第１表に
指定した通υ、図形指向ビデオ表示装置と共に一般に利
用されるブール演算は１６種類ある。前記の１６′ａ類
のブール演算のうち９種類については、どの演算が選択
されたかを知り且つソースデータのみを知ることによシ
、その結果を確定できるであろう。従って、ソースデー
タがわかってしまえば、１６の場合のうち９つの演算に
おいてはフレームバッファから宛先データを読取る必要
がない。第２図に戻って説明すると、高速ラスター演算
論理８９はラッチ４６〜６０からソースデータを得た後
、プレーンラスター演算選択回路６２によシ選択された
演算が宛先データを読取る必要なく結果を確認できる９
種類の演算の中の１つであれば、その演算に関して、高
速ブールラスター演算が可能であるか否かを判定する。
新たな宛先データは、前述のように、プレーンラスター
演算選択回路６２と、ブールラスター演算回路６４とに
よシ生成される。９種類の高速ブールラスター演算の場
合、高速ラスター演算論理８９は、現在メモリアクセス
に関して、宛先ラッチ７８が現在メモリアクセスに関連
するデータを保持していないにもかかわらず、データ出
力ラッチ７４に記憶された画素のうちどの画素が正しい
値を有しているかをメモリインタフェース１４に指示す
る。そのようにして指示された画素に関してのみ、メモ
リインタフェース１４は、データ出力ラッチ７４内の新
たな宛先データで７レームバツフア１３を更新（すなわ
ち、書込み）させるのを許可する。指示されなかった画
素については、フレームバッファは、与えられた指定演
算と、ソースデータに対する正しい結果である現在のデ
ータを保持する。
演算選択回路６２と、ブールラスター演算回路６４とに
よシ生成される。９種類の高速ブールラスター演算の場
合、高速ラスター演算論理８９は、現在メモリアクセス
に関して、宛先ラッチ７８が現在メモリアクセスに関連
するデータを保持していないにもかかわらず、データ出
力ラッチ７４に記憶された画素のうちどの画素が正しい
値を有しているかをメモリインタフェース１４に指示す
る。そのようにして指示された画素に関してのみ、メモ
リインタフェース１４は、データ出力ラッチ７４内の新
たな宛先データで７レームバツフア１３を更新（すなわ
ち、書込み）させるのを許可する。指示されなかった画
素については、フレームバッファは、与えられた指定演
算と、ソースデータに対する正しい結果である現在のデ
ータを保持する。
高速ラスター演算論理８９は、第２表に示す結果を実現
する制御論理を含む。第２表には、フレームバッファに
移行すべき結果がブール演算と、ソースデータとにより
、宛先データを読取らずに確定可能である９種類のブー
ル演算が示されている。第２表において、Ｓはソースビ
ットの値、Ｄはそれに対応する宛先ビットの値、Ｄ′は
フレームバッファに移行すべき結果である。ＮＯ，はブ
ール演算の番号であυ、真理値表は特定のブール演算の
論理上の結果を表わす。ＷＲＩＴＥ ＥＮＡＢＬＥが「
イエス」であるときは、出力ラッチ７４の新たな宛先デ
ータをフレームバッファ更新のために使用して良いこと
を示す信号をメモリインタフェース１４へ送る。また、
ＷＲＩＴＥ ｇＮＡＢＬＥが「ノー」であるときには、
フレームバッファを出力ラッチ７４のデータで更新して
はならないことを示す信号をメモリインタフェース１４
へ送る。
する制御論理を含む。第２表には、フレームバッファに
移行すべき結果がブール演算と、ソースデータとにより
、宛先データを読取らずに確定可能である９種類のブー
ル演算が示されている。第２表において、Ｓはソースビ
ットの値、Ｄはそれに対応する宛先ビットの値、Ｄ′は
フレームバッファに移行すべき結果である。ＮＯ，はブ
ール演算の番号であυ、真理値表は特定のブール演算の
論理上の結果を表わす。ＷＲＩＴＥ ＥＮＡＢＬＥが「
イエス」であるときは、出力ラッチ７４の新たな宛先デ
ータをフレームバッファ更新のために使用して良いこと
を示す信号をメモリインタフェース１４へ送る。また、
ＷＲＩＴＥ ｇＮＡＢＬＥが「ノー」であるときには、
フレームバッファを出力ラッチ７４のデータで更新して
はならないことを示す信号をメモリインタフェース１４
へ送る。
ただし、画素ごとのソースビット、すなわち、８つのプ
レーンのそれぞれについて１つずつのビットは、その画
素を高速ブールラスター演算に適するものにするために
、全て０又は全て１でなけれ−ＩＩ） ば々らないと共に、プレーンごとのラスター演算１７１
ＷＲＩＴＥ ＭＡＳＫにより決定されるグループと同じ
グループになければならない。すなわち、プレーンごと
に選択されたブール演算は、高速プルラスター演算が可
能な演算であるのみならず、同じＷＲＩＴｇ ＭＡＳＫ
、す橙わち、高速プールラスクー演算に適するｒＯＪ
、 ｒｌｊ 、ソース又はソース補数のいずれかを有
していなければなら力い。
レーンのそれぞれについて１つずつのビットは、その画
素を高速ブールラスター演算に適するものにするために
、全て０又は全て１でなけれ−ＩＩ） ば々らないと共に、プレーンごとのラスター演算１７１
ＷＲＩＴＥ ＭＡＳＫにより決定されるグループと同じ
グループになければならない。すなわち、プレーンごと
に選択されたブール演算は、高速プルラスター演算が可
能な演算であるのみならず、同じＷＲＩＴｇ ＭＡＳＫ
、す橙わち、高速プールラスクー演算に適するｒＯＪ
、 ｒｌｊ 、ソース又はソース補数のいずれかを有
していなければなら力い。
第２表
クリア
消去
ＳＤＤ’
ＳＤＤ’
イエス
イエス
イエス
イエス
ノー
ノー
「１」
ソ
＝１８
イエス
３ 描出否定 ＳＤＤ’
論理積
ＳＤＤ’
イエス
イエス
イエス
イエス
イエス
イエス
イエス
ノ
ノ
「１」
「０」
イエス
イエス
ソース
補数
＝１９−
ペイント
セット
ＳＤＤ’
ＳＤＤ’
影りＤ’
ノ・−
ノ
イエース
イエース
イエス
イエス
ノ
ノ
イエス
イエース
イエス
イエス
イエス
イエス
「１」
「１」
従って、クリアとセットという平凡なケースでは、Ｄ′
は、それぞれ、０と１である。消去機能の場合、ソース
が１であればＤ′は０になり、ソスがＯであればＤ′は
Ｄと等しい。描出否定機能については、Ｄ′はソースの
否定形である。論理積機能では、ソースが０であればＤ
′はＯになり、ソースが１であればＤ′はＤと同じであ
る。
は、それぞれ、０と１である。消去機能の場合、ソース
が１であればＤ′は０になり、ソスがＯであればＤ′は
Ｄと等しい。描出否定機能については、Ｄ′はソースの
否定形である。論理積機能では、ソースが０であればＤ
′はＯになり、ソースが１であればＤ′はＤと同じであ
る。
ノー・オペレーション機能の場合、Ｄ′は常にＤと等【
−い。ペイント否定機能については、ソースがＯであれ
ばＤ′は１になり、ソースが１であればＤ′はＤと同じ
である。描出機能の場合、Ｄ′はソースと同じである。
−い。ペイント否定機能については、ソースがＯであれ
ばＤ′は１になり、ソースが１であればＤ′はＤと同じ
である。描出機能の場合、Ｄ′はソースと同じである。
ペイント機能では、ソースが０であればＤ′はＤと等し
く、ソースが１であれば、Ｄ′は１になる。プール演算
が上記の９つの演算の中の１つではない別の種類の演算
である場合には、宛先データが読取られ、指示されたプ
ール機能をブールラスター演算回路６４で実行した結果
は、出力ラッチ７４をロードすることにより宛先データ
に戻って畳込まれる。上述のような機能を実行するのに
適する高速ラスター演算論理８９をいかにして構成する
かということに関する詳細は、以上の説明を基礎にすれ
ば、当業者の能力の範囲内で処理しうる問題であるので
、ここでは記載しない。
く、ソースが１であれば、Ｄ′は１になる。プール演算
が上記の９つの演算の中の１つではない別の種類の演算
である場合には、宛先データが読取られ、指示されたプ
ール機能をブールラスター演算回路６４で実行した結果
は、出力ラッチ７４をロードすることにより宛先データ
に戻って畳込まれる。上述のような機能を実行するのに
適する高速ラスター演算論理８９をいかにして構成する
かということに関する詳細は、以上の説明を基礎にすれ
ば、当業者の能力の範囲内で処理しうる問題であるので
、ここでは記載しない。
上述の発明を本発明の趣旨から逸脱せずに他の特定の形
態で具現化しても差支えないことは明白であろう。従っ
て、以上の駈明は例示を目的とするもので、限定的な意
味をもたないとみなされるべきであυ、本発明の範囲は
特許請求の範囲の中に示されている。
態で具現化しても差支えないことは明白であろう。従っ
て、以上の駈明は例示を目的とするもので、限定的な意
味をもたないとみなされるべきであυ、本発明の範囲は
特許請求の範囲の中に示されている。
第１図は、本発明の環境を示すブロック線図、第２図は
、本発明を包含するデータ経路回路のブロック線図、第
３図は、フレームバッファ内の情報の８つのプレーンを
示す概略図である。 ９・拳φ・ＣＰＵ、１０−・・争ＣＰＵインタフェース
、１２・・・・データ経路回路、１３・・−◆フレーム
バッファ、１４１１・ｌＩ＋１メモリインタフェース、
２０・―・・字体レジスタ、２７−拳・φパターンレジ
スタ、２８，３０・拳・−マルチプレクサ、３６−−・
−バレルシフタ、４２・・・・拡張回路、４６，４８，
５０，５２゜５４．５６．５８．６０φ・・・ラッチ、
６２・拳・・ブレーンラスター演算選択回路、６４・・
・・ブールラスター演算回路、７４・・・・宛先データ
田からッチ、７８・・ｅ拳宛先ラッチ、８９・台・・高
速ラスター演算論理。 特許出願人 サン・マイクロシステムズ・インコーホ
レーテッド 代 理 人 山 川 政 樹 ＦＩＧ、 １
、本発明を包含するデータ経路回路のブロック線図、第
３図は、フレームバッファ内の情報の８つのプレーンを
示す概略図である。 ９・拳φ・ＣＰＵ、１０−・・争ＣＰＵインタフェース
、１２・・・・データ経路回路、１３・・−◆フレーム
バッファ、１４１１・ｌＩ＋１メモリインタフェース、
２０・―・・字体レジスタ、２７−拳・φパターンレジ
スタ、２８，３０・拳・−マルチプレクサ、３６−−・
−バレルシフタ、４２・・・・拡張回路、４６，４８，
５０，５２゜５４．５６．５８．６０φ・・・ラッチ、
６２・拳・・ブレーンラスター演算選択回路、６４・・
・・ブールラスター演算回路、７４・・・・宛先データ
田からッチ、７８・・ｅ拳宛先ラッチ、８９・台・・高
速ラスター演算論理。 特許出願人 サン・マイクロシステムズ・インコーホ
レーテッド 代 理 人 山 川 政 樹 ＦＩＧ、 １
Claims (1)
- 【特許請求の範囲】 １、制御信号を発生する中央処理装置を含み、複数のプ
レーンに関してフレームバッファメモリにデータを記憶
するために、字体レジスタ又はパターンレジスタのいず
れか一方から選択されるソースデータと、前記フレーム
バッファメモリから選択される宛先データとに対してブ
ールラスター演算を実行する装置において、 ａ）前記字体レジスタ及び前記パターンレジスタに結合
されて、ソースデータを選択するソースデータ選択手段
と； ｂ）前記中央処理装置に結合されて、前記複数のプレー
ンのそれぞれについて実行されるべきブールラスター演
算を選択するプレーンブールラスター演算選択手段と； ｃ）前記プレーンブールラスター演算選択手段、前記ソ
ースデータ選択手段及び前記フレームバッファメモリに
結合されて、前記フレームバツフアメモリへのデータ記
憶のために、前記複数のプレーンのそれぞれについて前
記ソースデータ及び前記宛先データに対し選択されたブ
ールラスター演算を実行するブールラスター演算回路手
段と； ｄ）前記ソースデータ選択手段及び前記プレーンブール
ラスター演算選択手段に結合されて、選択されたブール
ラスター演算がソースデータのみを使用して実行可能で
あるか否かを判定する論理手段と； ｅ）前記論理手段によりソースデータのみを使用して実
行可能であると判定されたブールラスター演算を実行す
る手段とを具備する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25798588A | 1988-10-14 | 1988-10-14 | |
| US257,985 | 1988-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123470A true JPH02123470A (ja) | 1990-05-10 |
| JP3076830B2 JP3076830B2 (ja) | 2000-08-14 |
Family
ID=22978612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01249378A Expired - Fee Related JP3076830B2 (ja) | 1988-10-14 | 1989-09-27 | ブールラスター演算を実行する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5136524A (ja) |
| JP (1) | JP3076830B2 (ja) |
| CA (1) | CA1306064C (ja) |
| FR (1) | FR2637996B1 (ja) |
| GB (1) | GB2223918B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675642B2 (en) | 2004-12-03 | 2010-03-09 | Samsung Electronics Co., Ltd. | Print apparatus and print method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL194254C (nl) * | 1992-02-18 | 2001-10-02 | Evert Hans Van De Waal Jr | Inrichting voor het converteren en/of integreren van beeldsignalen. |
| US7768538B2 (en) * | 2005-05-09 | 2010-08-03 | Hewlett-Packard Development Company, L.P. | Hybrid data planes |
| WO2012060113A1 (ja) * | 2010-11-01 | 2012-05-10 | 三菱電機株式会社 | 描画装置及び描画方法 |
| JP5600610B2 (ja) | 2011-01-18 | 2014-10-01 | 三菱電機株式会社 | 電動機の回転子及びモールド電動機及び空気調和機及びモールド電動機の製造方法 |
| US20130027416A1 (en) * | 2011-07-25 | 2013-01-31 | Karthikeyan Vaithianathan | Gather method and apparatus for media processing accelerators |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4560981A (en) * | 1983-03-23 | 1985-12-24 | Tektronix, Inc. | Logic waveform display apparatus |
| US4554538A (en) * | 1983-05-25 | 1985-11-19 | Westinghouse Electric Corp. | Multi-level raster scan display system |
| US4649378A (en) * | 1983-11-18 | 1987-03-10 | Sperry Corporation | Binary character generator for interlaced CRT display |
| US4558370A (en) * | 1983-11-21 | 1985-12-10 | International Business Machines Corporation | Image processing method for graphics images |
| EP0170977A3 (en) * | 1984-08-06 | 1988-03-16 | Honeywell Bull Inc. | Display subsystem |
| FR2569020B1 (fr) * | 1984-08-10 | 1986-12-05 | Radiotechnique Compelec | Procede pour creer et modifier une image synthetique |
| JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺ｌｓｉ |
| JP2664665B2 (ja) * | 1985-06-27 | 1997-10-15 | ソニー株式会社 | 利用者端末装置 |
| US4882687A (en) * | 1986-03-31 | 1989-11-21 | Schlumberger Technology Corporation | Pixel processor |
| US4811240A (en) * | 1986-12-22 | 1989-03-07 | International Business Machines Corporation | System for creating and controlling interactive graphic display screens |
-
1989
- 1989-05-23 GB GB8911846A patent/GB2223918B/en not_active Expired - Fee Related
- 1989-05-24 CA CA000601067A patent/CA1306064C/en not_active Expired - Fee Related
- 1989-06-28 FR FR8908613A patent/FR2637996B1/fr not_active Expired - Fee Related
- 1989-09-27 JP JP01249378A patent/JP3076830B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-03 US US07/562,429 patent/US5136524A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675642B2 (en) | 2004-12-03 | 2010-03-09 | Samsung Electronics Co., Ltd. | Print apparatus and print method |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2223918A (en) | 1990-04-18 |
| GB8911846D0 (en) | 1989-07-12 |
| GB2223918B (en) | 1993-05-19 |
| FR2637996B1 (fr) | 1994-03-25 |
| FR2637996A1 (fr) | 1990-04-20 |
| CA1306064C (en) | 1992-08-04 |
| JP3076830B2 (ja) | 2000-08-14 |
| US5136524A (en) | 1992-08-04 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |