JP3260355B2 - コンピューターシステムの電力消費を減少させる装置 - Google Patents

コンピューターシステムの電力消費を減少させる装置

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、バッテリー給電式コンピューターシステム
に関し、特に、該コンピューターシステムの電流消費量
を減少させる回路及び方法に関する。
（従来技術とその問題点） 携帯式コンピューターシステムは普通の卓上型の又は
床置き式のパーソナルコンピューターシステムの能力を
急速に進展させつつある。大量の情報が処理され、多く
のアプリケーションプログラムが大きいので、ハードデ
ィスク装置が携帯式コンピューターに搭載される様に成
って来ている。情報のロード可能にし、且つ、キーディ
スクを必要とするアプリケーションの使用及び診断プロ
グラムの使用を可能にするために、たとえハードディス
クが搭載されていても、大多数の携帯式コンピューター
には少なくとも１個のフロッピーディスク装置が組み込
まれている。ユーザーと、例えば本社等の離れた場所と
の間の通信及び情報転送を可能にするために変復調装置
がしばらくの間携帯式コンピューターに搭載された。携
帯式コンピューターシステムの表示装置はますます精巧
に且つ見易くなって来ている。使用される標準的液晶表
示装置（LCD）のピクセルの総数は、視界角度と同様
に、増大しつつある。バックライトの使用は明るさの乏
しい環境でのLCDの使用を可能にし、表示装置の明度比
を改善する。これらの改良された周辺装置を支援し、携
帯式コンピューターシステムに使用されたマイクロプロ
セッサの改良された速度及び能力を支援するために、一
層複雑な回路が携帯式コンピューターに搭載される様に
なってきている。
色々な周辺装置及び及び上記の高速回路は作動中に大
量の電流を消費する。そのために、交流電流を使用する
ことの出来ない場所で使用することが出来る様に携帯式
コンピューターシステムにバッテリーから給電する時に
は利用可能な全ての機能を設けると共に程よいバッテリ
ー寿命を得ることは非常に困難となっている。CMOS素子
を使えば回路の電流消費を減らすことが出来るが、CMOS
素子を使っても、クロック速度及び使用することの出来
る回路の性能水準では不十分である。従って、機能性を
落してバッテリー寿命を長くするか、或は機能性を高く
してバッテリー寿命を短くするか又はバッテリー駆動を
全く止めるかというジレンマが生じる。
この問題を解決するために色々な代案が試みられた。
例えば、IBM社の「PC Convertible」は、ユーザーが押
して該コンピューターシステムを待機モードにすること
の出来るスイッチを持っているが、このPC Convertibl
eは割合に単純で、現在市販されている物に較べると機
能水準が低く、ユーザーの動作を必要とするので、その
用途はユーザーが忘れずにそのスイッチを押す様な環境
に限定された。キーボードの或る時間作動しなかった後
に表示を消すことにより電力を節約すると共に表示装置
の寿命を伸ばす方式が広く使われた。サーボ情報用のト
ラックの或る部分のみを使い、サーボバーストが予想さ
れる直前まで読み出しチャネル回路をオフにすることに
よって制御電子回路の消費する電力を減少させるハード
ディスク装置が開発された。また、プログラマブルな値
をこのハードディスク装置に設けて、この値により決ま
る不作動時間後に該ハードディスク装置の回転停止を許
すと共に或るインターフェース回路を除いて他の全てを
閉じる様にすることも出来た。これらの代案は或る救済
策にはなかったが、上記のジレンマを充分に解決する完
璧な解決策ではなく、設計上の折衷策をなお考慮せざる
を得なかった。
（発明の概要） 本発明のバッテリー給電し機携帯式コンピューターシ
ステムは、周辺装置の活動を監視して該コンピュータシ
ステムが使用されていない時を確認し、或る長さの不作
動時間後にシステムを停止させて待機モードに入る。こ
の待機モードへの転換はユーザの動作に依存せず、自動
的に生じる。
該システムは該ハードディスク装置、フロッピーディ
スク装置、キーボード、シリアルポート及びプリンタへ
のアクセスを監視して、該システムが活動しているか否
かを判断する。若しそうならば、アクセスが行なわれる
毎にタイマーを再始動させる。若し該タイマーがゼロま
でカウントダウンすると、システムは不作動状態である
と看做され、ハードディスク装置、フロッピーディスク
装置、LCD、及びその他の回路への給電が停止され、マ
イクロプロセッサ及びその他の回路部分へのクロックの
供給が停止される。好適な実施例に使用されるCMOS素子
はゼロ周波数動作では極僅かの電力を消費するに過ぎな
いので、クロックを止めると回路の消費電力が劇的に減
少する。
コンピューターシステムをこの待機モードから脱出さ
せるために、ユーザーは覚醒動作を開始させるスイッチ
を押す。しかし、電池に残っている電荷が低バッテリー
２と称する所定レベルより低ければ、システムは覚醒し
ない、即ち待機モードから脱しない。これにより、給電
量増大プロセスがバッテリーに残っているエネルギーを
消費した時に機械のデータの消失を防止する。
コンピューターシステムがオンにされた時に不作動時
間タイマーは第１の値にセットされるが、その後にユー
ザーは該時間値を変更することが出来る。バッテリー電
荷が低バッテリー１と称するレベルに達した時に該時間
値は自動的に低くされ、バッテリー電荷が低バッテリー
２に達した時には非常に小さな値にまで低められる。該
時間値は、システムが作動している時にユーザーが待機
スイッチを押した場合には、非常に短い時間値にセット
される。コンピューターシステムがACアダプター／バッ
テリー充電装置又ははめ合い拡張装置等の交流電流（A
C）源から給電される時には不作動時間は使用されな
い。
この発明は、コンピューターシステムのバッテリー給
電作動時間を大幅に延長し、斯くして充分なバッテリー
給電作動時間を確保しつ高級な能力及び機能をユーザー
に提供することを可能にするものである。
本発明の一層充分な理解は、添付図面を参照して好適
な実施例に関する以下の詳しい記述を考慮することから
得られよう。
（実施例） 第１図を参照する。文字Ｃは、本発明を取り入れたコ
ンピューターシステムを示す。アドレス及びデータバス
20は、コンピューターシステムＣ内の主な通路経路であ
る。このアドレス及びデータバス20には、中央処理装置
又はマイクロプロセッサ22、メモリー装置24、CMOSメモ
リー兼クロック26、直接メモリーアクセス（DMA）コン
トローラ28シリアルインターフェース29、変復調装置3
0、フロッピーディスクコントローラ32、ハードディス
クコントローラ34、並行プリンターインターフェース3
6、表示コントローラ兼アダプター38、キーボードイン
ターフェース40、及びパワー制御論理回路42を含む多数
の装置が取り付けられている。
マイクロプロセッサ又はCPU22は好ましくはインテル
社の80286マイクロプロセッサのCOMS版である。該プロ
セッサーのCMOS版が好ましい理由は、その作動中の電力
消費が少なく、ゼロ周波数クロックでもデータを失わず
に作動することの出来る完全に静的な素子であることに
ある。メモリー装置24は読み出し専用メモリー（ROM）
とランダムアクセスメモリー（RAM）とから成る。好適
な実施例では該RAMはそれ自体の個別の再生回路を持っ
た擬似静的素子であり、低電力消費モード時に該メモリ
ーに再生信号を供給するためにコンピューターＣの他の
部分を作動させる必要はない。好ましくは、CMOSメモリ
ー26はそれ自体の独立したバッテリー44から給電される
ので、決定的に重要又は有用なシステム構成情報を常時
保持することが出来、ディスク装置に格納したりコンピ
ューターシステムＣがオンにされる毎に促したりする必
要が無い。シリアルインターフェース39は好ましくは非
同期インターフェースであり、普通の汎用非同期送受信
（UART）装置と適当な緩衝記憶・レベルシフト回路とを
含む。変復調装置30も、所要の並列／シリアル変換を行
なう適当なUARTを包含し、且つ、該変復調装置30が普通
の電話回線を介して通信することを可能にする所要の信
号音発現・受信回路及び電話回線インターフェースを包
含する。
フロッピーディスクコントローラ32はフロッピーディ
スク46駆動装置にインターフェースする。ハードディス
クコントローラ34はハードディスク装置48に接続されて
いる。好適な実施例におけるハードディスク装置48は、
低電力消費の用途に適したものとして従来技術の項に示
した設計のものである。表示コントローラ兼アダプター
38は液晶表示装置（LCD）50に接続されている。好適な
実施例におけるSCD50はバックライトを含む。表示コン
トローラ兼アダプター38は、打鍵入力無しに或る時間が
経過した後にLCD50を消してLCD50の寿命を保存し電力消
費を減少させる能力を持っている。好適な実施例におい
ては、表示コントローラ兼アダプター38は、VGA規格と
称する規格と両立する様に設計される。表示コントロー
ラ兼アダプター38は、外部の高品質カラーモニターに随
意に接続される様に設計され、従って、該モニターの利
用を可能にするRAMDAC又はカラーパレット装置等の所要
の回路を包含する。キーボードインターフェース40は、
CPU22をキーボード52に接続し、このキーボードは、キ
ー走査機能及びキーボードインターフェース40との通信
のための専用マイクロプロセッサを包含していて、パワ
ー制御論理回路42からパワーダウン信号を受信するライ
ンを有する。
パワー制御論理回路42は、アドレス及びデータバス20
を監視して、シリアルポート29、変復調装置30、ハード
ディスクコントローラ34、プリンタインターフェース36
又はキーボードインターフェース40への最後のアクセ
ス、又はフロッピーディスクコントローラ32への適当な
アクセスからの時間を判定する。パワー制御論理回路42
はACPWRと称するラインの状態を監視し、このライン
は、コンピューターシステムＣの消費しているパワーが
交流電流源から供給されているのか、或はコンピュータ
ーシステムＣがその内部バッテリー54から動作している
のかを示す。パワー制御論理回路42はSWNO＊ラインと称
するラインを監視し、このラインは抵抗器56により高レ
ベルに引き上げられ、待機スイッチ58によりグランドに
接続されている。信号又はラインの後の星印は、その信
号又はラインが普通の活動状態の又は真の高レベル状態
ではなくて活動状態の又は真の低レベル信号又はライン
であることを示す。待機スイッチ58はコンピューターシ
ステムＣを待機モードにし又はコンピューターシステム
Ｃを待機モードから覚醒させるために瞬間的に閉じられ
る常開スイッチである。また、パワー制御論理回路42は
LOWBAT1及びLOWAT2と称する二つの信号の状態を監視
し、該信号は、バッテリー54に残っている電荷を監視す
るバッテリー電圧論理60により生成される。若し該電荷
が、完全な充電状態の約10％の電荷が残っていることを
示す第１の所定レベルより少なければ、これはLOWBAT1
レベルであり、LOWBAT1信号がこの状態を反映する様に
セットされる。若しバッテリーの放電が続けば、バッテ
リーは結局は第２低エネルギーレベルに達するが、これ
はLOWBAT2レベルと呼ばれ、LOWBAT2信号がセットされ
る。LOWBAT2レベルには、僅かに完全充電状態の約５％
だけがバッテリー54に残っている時に到達する。これら
のレベル信号は、バッテリーが空になる前に使用可能な
時間に関する警告レベルをユーザーに示すと共に、完全
パワーレベルで作動することの当否をコンピューターシ
ステムＣに示すために供給される。
パワー制御論理回路42は数個の出力を有する。二つの
出力はパワー発光ダイオード（LED）62とバッテリー状
態LED64とを駆動するのに使われる。パワー制御論理回
路42は、コンピューターシステムＣがオンにされてい
て、待機モードではなければ、連続的にパワーLED62を
駆動する。若しコンピューターシステムＣが待機モード
で、その低電力消費モードで止められていることを示し
ていれば、パワーLED62からは閃光が発せられてユーザ
ーに表示が提供される。バッテリーLED64は、バッテリ
ーが充分に充電されている時にはオフであり、LOWBAT1
状態が存在する時には1Hzという割合に低速の第１速度
で閃光を発し初め、LOWBAT2状態が存在する時にはもっ
と速く、例えば2Hzの速度で閃光を発する。これらの種
々のバッテリーレベル警告信号は、ユーザーに対して、
バッテリーに残っているエネルギーに関する表示とな
る。パワー制御論理回路42は、数個の電界効果トランジ
スタ（FET）66、68、70に接続された一連の出力を有
し、該FETは、それぞれ、変復調装置30、ハードディス
ク48及びLCD50への給電を制御するために使われる。
パワー制御論理回路はSLEEP＊信号と称する出力を有
し、これは、SLEEP信号を生成するインバーター72に提
供される。活動状態の又は真のSLEEP信号は、コンピュ
ーターシステムＣが休眠モード又は待機モードであるこ
とを示す。SLEEP信号は、キーボード52に接続されて、
キーボードの電子回路及びマイクロプロセッサを低パワ
ー状態に入らせる。また、SLEEP信号はFET74にも供給さ
れて、コンピューターシステムＣ内の色々な雑多な回路
76からパワーが除去される。CPU22及びメモリー24等
の、コンピューターシステムＣの多くの部分からはパワ
ーは除去されないことに注意するべきである。SLEEP信
号はメモリー装置24に供給され、RAMをその擬似静的モ
ードに入らせると共にそれ自身の再生の制御を開始させ
る。
SLEEP信号は、システムクロックを作動不能にするの
に使われる２入力クロックANDゲート78の入力に反転さ
れて供給される。結晶80は、CLK信号を生成するクロッ
ク生成回路82に接続され、この信号は、パワー制御論理
回路42にその内部クロック機能のために供給されると共
にクロックANDゲート78の第２入力に供給される。クロ
ックANDゲート78は、CPU22とコンピューターシステムＣ
のその他の部分とがクロック機能のために使うシステム
クロックである。斯くして、SLEEP信号が高レベル状態
である時には、ANDゲート78の出力は低レベル状態で、
システムクロックを止めると共に、コンピュータシステ
ムＣ内のクロックされるCMOS回路を極低パワー状態に入
らせる。一方、システムクロックを高レベルで止めるこ
とが希望される場合には、クロックANDゲート78をORゲ
ートと置換してSLEEP信号を直接供給することが出来
る。CPU22へのクロック信号を止めることの詳細につい
ては、ハリス社のADC286ハードウェア参照マニュアル第
Ａ−６ページ（Harris Corporation ADC 286 Hardware
Reference Manual,p.A−６）を参照されたい。また、そ
の内容を参照により本書の一部とする。
クロック生成回路82の生成するCLK信号は、Ｄ型フリ
ップフロップ100（第２図）のクロック入力に接続され
る。フリップフロップ100へのＤ入力は、２入力NORゲー
ト102の出力から供給される。NORゲート102への入力
は、パワー制御論理回路42の生成するSLEEP＊信号と、
パワー制御論理回路42に供給されるSWNO＊信号とであ
る。NORゲート102は、システムが待機モードにある時に
待機スイッチ58が押されたことを示し且つ受け入れて覚
醒処置を開始させるのに使われる。両方の信号が低レベ
ル状態で、コンピューターシステムＣが待機モードであ
ることを示している時にユーザーがコンピューターシス
テムＣを覚醒させることを希望すると、Ｄ入力に存在す
る低レベル信号は、CLK信号の次の立ち上がりエッジで
フリップフロップ110のＱ又は非反転出力へクロックさ
れる。フリップフロップ100の非反転出力はＤ型フリッ
プフロップ104のＤ入力に供給される。第２のＤ型フリ
ップフロップ104の、クロッキング信号もCLK信号であ
る。フリップフロップ100の反転出力及びフリップフロ
ップ104の非反転出力は２入力NANDゲート106への入力で
ある。２入力NANDゲート106の出力は、その活動状態
は、長さが待機スイッチ58が解放された後の1CLK信号サ
イクルである低レベルパルスであるが、ANDゲート108の
１入力に供給され、その出力は休眠Ｄ型フリップフロッ
プ110のリセット入力に加えられる。
休眠フリップフロップ110は、パワー制御レジスター1
09と称するレジスターにおける１ビットである。パワー
制御レジスター109は、周辺装置及びシステムのいずれ
が給電されるべきかを制御し指示する記憶素子を包含す
る。パワー制御レジスター109は、コンピューターシス
テムＣにより読み出し可能であり、コンピューターシス
テムにより書き込み可能である。パワー制御レジスター
109を構成する色々な追加の記憶素子は、変復調Ｄ型フ
リップフロップ112、RAMDAC ｄ型フリップフロップ11
3、ハードディスクＤ型フリップフロップ114、及びLCD
Ｄ型フリップフロップ116である。パワー制御レジス
ター109の全てのフリップフロップのＤ入力はバッファ
ー（図示せず）を通してデータバス20の適当なラインに
接続され、クロッキング入力はPWRCTLWR＊と称する信号
に接続されている。PWRCTLWR＊信号は書き込み動作がパ
ワー制御レジスター109に向けられたことを示す信号で
あり、上記の色々のフリップフロップへの入力における
データが妥当である時に該信号の立ち上がりエッジを使
用することの出来る様な位相を持った信号である。パワ
ー制御レジスターのフリップフロップの非反転出力は、
組み合わされてPWRCTLデータラインを形成し、適当なバ
ッファー装置（図示せず）を介してシステムのアドレス
及びデータバス20に接続されている。
得コンピューターシステムＣが待機モードであり（こ
れを眠っていると称することが出来る）、オペレーター
が待機スイッチ58を押した時には、待機スイッチ58が解
放されると1CLK信号長さのパルスがNANDゲート106の出
力に生成されて休眠フリップフロップ110のリセット入
力に加えられる。このパルスは休眠フリップフロップ11
0の非反転出力をリセットする。休眠フリップフロップ1
10の非反転出力は２入力NANDゲート118の１入力に接続
されている。NANDゲート118の他方の入力はLCDフリップ
フロップ160の反転出力に接続されている。休眠フリッ
プフロップ出力110とLCDフリップフロップ116出力との
この二重接続は、LCD50の給電シーケンスに関連する制
約の故に好適な実施例において使用される。従って、休
眠フリップフロップ110の出力が低レベルに転じる時に
は、NANDゲート118の出力は高レベルに転じ、従って、
Ｄ型フリップフロップ120のＤ入力に存在する信号は高
レベルに転じる。このフリップフロップ120は、インバ
ーター122の生成した反転CLK信号によりクロックされ
る。CLK信号の次の立ち下がりエッジが出現すると、SLE
EP＊信号（これはフリップフロップ120の非反転出力で
ある）は高レベルに転じて、コンピューターシステムＣ
が最早待機モードでないことを示す。SLEEP＊信号はNOR
ゲート102にフィードバックして、NANDゲート106の供給
したパルスをクリアする。
フリップフロップ120の反転出力はＤ型フリップフロ
ップ124のＤ入力に接続されている。
フリップフロップ120の反転出力はＤ型フリップフロ
ップ124のＤ入力に接続されている。フリップフロップ1
24へのクロッキング入力はCLK信号により提供されるの
で、CLK信号の次の立ち上がりエッジでフリップフロッ
プ124の非反転出力は低レベルに転じる。フリップフロ
ップ124のこの出力は２入力ORゲート126の１入力に接続
され、ORゲート126の他方の入力はCLK信号である。斯し
くして、フリップフロップ124の非反転出力が低レベル
である時には、ORゲート126の出力はCLK信号に追従し始
め、BCLK信号と呼ばれる。これは、コンピューターシス
テムＣが待機モードである時にはパワー制御回路の停止
させることの出来る部分も停止させる様にパワー制御論
理回路42で使われるブロックされたクロック信号又は停
止されたクロック信号である。
コンピューターシステムＣが待機モードに入る時に
は、好適な実施例ではLCDへの給電がコンピューターシ
ステムＣの色々な部分からクロックを除去する前にオフ
にされることが好ましいので、LCDフリップフロップ116
の反転出力は高レベル状態である。休眠フリップフロッ
プ110の非反転出力は、CPU22のパワー制御レジスター10
9への次のアクセスで高レベルにセットされ、２入力NAN
Dゲート118の両方の入力が高レベルとなり、低レベル信
号がフリップフロップ120の入力に与えられる。CLK信号
の次の立ち下がりエッジでSLEEP＊信号は低レベルとな
ってコンピューターシステムＣが待機モードであること
を示し、フリップフロップ120の反転出力は高レベルと
なり、この出力は次にフリップフロップ124を通してク
ロックされて、ORゲート126によりパワー制御論理回路4
2の他の部分へのクロックの動作を停止させる。
RAMDACフリップフロップ113の非反転出力はORゲート1
28の１入力に供給される。ORゲート128への第２の入力
はACPWR信号であり、これはACパワーが加えられている
ことを示す。ORゲート128の出力は、表示制御アダプタ
ー38内のRAMDACは給電が開始されるべきことを示すRAMD
ACON信号である。前記した様に、LCD表示はカラーでは
なく、従ってRAMDACにより行なわれる所要のカラーパレ
ット参照を行なう必要が無いので、RAMDACは好適な実施
例では外部モニターを使用する場合に限って有用であ
る。従って、RAMDACビットがオンにセットされ又はコン
ピューターシステムＣが外部AC電源から給電されている
ならば、RAMDACはオンに転換される。その他の場合には
RAMDACはオフに転換されてパワーを節約する。
変復調フリップフロップ112の非反転出力はＤ型フリ
ップフロップ130のＤ入力に供給される。このフリップ
フロップへのクロッキング信号は、フリップフロップ13
0に約13マイクロ秒クロッキング信号を提供するCLD13μ
Ｓと称する信号である。フリップフロップ130の出力はM
ODEMON信号であり、第２のＤ型フリップフロップ132の
Ｄ入力と２入力EQUALゲート134の１入力とに供給され
る。MODEMON信号は、変復調装置30への給電を制御するF
ET66に供給される。第２のフリップフロップ132もCLK13
μＳ信号によりクロックされ、その非反転出力はEQUAL
ゲート134の第２の入力に接続されている。EQUALゲート
134の出力は２入力NANDゲート136の１入力に供給され
る。NANDゲート136の出力は、MODEMRST信号、即ちモデ
ル・リセット信号と呼ばれる。NANDゲート136の第２の
入力はRESET＊信号に接続されており、これはコンピュ
ーターシステムＣ内に存在する主なリセット信号であ
る。RESET＊信号が高レベルであるとすると、モデムフ
リップフロップ112出力が変化する時、13μ秒CLK信号の
１サイクル分の間高レベルとなる。斯くして、変復調装
置30がオンに転換された後に、変復調装置30がそれ自身
を適切に初期化することを可能にするリセットパルスが
生じる。
ハードディスクフリップフロップ114の非反転出力はH
DISKON信号であり、ハードディスク装置48への給電を制
御するFET68に接続されている。
休眠フリップフロップ110の非反転出力とLCDフリップ
フロップ116の反転出力とはNORゲート138の２個の入力
に供給される。NORゲート138の出力はLCDON信号であ
り、これはLCD50への給電を制御するFET70に接続されて
いる。SLEEP及びLCDフリップフロップ１出力信号の結合
は、LCDへの給電が不適切なシーケンスで停止されLCD50
を損傷させるかも知れないという危険を防止するためで
ある。
コンピューターシステムＣは並列プリンターインター
フェース36を含む。好適な実施例においては、この並列
プリンターインターフェース36は、LPT1LPT2、LPT3と称
する３個の選択可能なアドレスのいずれでもアドレス指
定することが出来る。これら３個のプリンター位置の選
択は、周辺制御レジスターの２ビット、即ちPCR＜６＞
及びPCR＜５＞と称する２ビットに対応する２個の信号
の状態により決まる。これら２信号は4:1マルチプレク
サ150のゲート入力に供給されるが、これは反転出力を
有する（第４図）。LPT1＊信号と称する信号は、マルチ
プレクサ150のゼロチャネル入力に加えられ、好適な実
施例においては3BC−3BFのアドレスを有するLPT1プリン
ターのアドレスにアクセスがなされている時に真であ
る。LPT2＊と称する信号は、ポートアドレス37A−37Fへ
のアクセスを示す信号であり、マルチプレクサ150の第
２入力に接続されている。LPT3＊と称する信号は、アド
レス278−27Fにアクセスがなされる時に低レベルとなる
信号であり、マルチプレクサ150の第３の入力に接続さ
れている。マルチプレクサ150への第４入力は正レベル
に接続されている。マルチプレクサ150の出力はPTRと称
する信号であり、高レベルとなって、選択されたプリン
ター位置にアクセスがなされていることを示す。PTR信
号150は４入力ORゲート152の１入力に接続されている。
この４入力ORゲート152の他の１入力は、もう一つの４
入力ORゲート154の出力である。４入力ORゲート154の４
個の入力は、HDISK信号、MODEM信号、UART信号、及びKE
YBD信号である。これらの信号は、それぞれ、1F0−1F
7、2F8−2FF、3F8−3FF、及び060及び064のアドレスへ
のアクセスを表わす。これらの信号のいずれか一つが存
在する時には、これは、CPU22又はその他のバスを制御
する装置がこれらの指定されたアドレスの一つにアクセ
スしているかも知れないことを示す。
FLOPPYと称する信号はは、一連の３個のNORゲート15
6、158、160の１入力に供給される。FLOPPY信号は、ア
ドレス範囲3F0−3F7のアクセス要求を示し、これは、好
適な実施例ではフロッピーディスクコントローラ32への
アクセスの全範囲。しかし、両立性上の理由から保持さ
れなければならなかったコンピューターシステムＣに存
在する他の制御シーケンスにおける或る特徴の故に、該
範囲内の一つのアドレスは、他の潜在的システム問題の
発生を防止するために割合に頻繁にアクセスされ、必ず
しもシステムの活動を示すアドレスではないので、非活
動状態監視のためには利用することの出来ないアドレス
である。従って、特定の、望ましくないアドレスが提示
されていないと判定するためにFLOPPY信号を該アドレス
の他のビットと組み合わされなければならない。FLOPPY
信号は最初にNORゲート160によりゼロ又は最下位アドレ
ス信号と組み合わされるので、奇数アドレスへのアクセ
スは高レベル信号を生じさせ、この信号はORゲート152
の１入力に加えられる。該アドレスの最下位から２番目
のビットを表わすADD＜２＞信号はFLOPPY信号と共にNOR
ゲート158の入力に供給され、４−７の範囲の最下位16
進数字を有する全てのアドレスが選択される。NORゲー
ト158の出力は２入力ORゲート162の１入力に供給され、
その出力は４入力ORゲート152の４番目の入力に接続さ
れている。ORゲート162の第２入力は第３のNORゲート15
6から供給され、このゲート156の入力はADD＜１＞信号
又は該アドレスの最下位から２番目のビットとFLOPPY信
号とであり、NORゲート156の出力は、最下位16進数字が
０、１、４、又は５であるアドレスが存在する時に限っ
て高レベルに転換する。斯くして、NORゲート156、15
8、160は、アドレスが3F2（これは上記の問題によりア
クセスされるアドレスである）である時を除いて、3F0
−3F7の範囲のアドレスについての高レベル信号を生成
する。
４入力ORゲート152の出力は、監視されている装置の
適切なアドレスがアドレスバス20上に与えられたことを
示す。この信号は、２個の２入力NANDゲート164、166の
各々の１入力に供給される。NANDゲート164の第２の入
力はI/ORDと称する信号であり、これは、妥当なI/Oアド
レス空間又はポート読み出し動作が進行中であることを
示す。他方のNANDゲート166の第２入力は、I/OWR信号と
称する信号であり、これは、妥当なI/Oアドレス空間書
き込み動作が進行中であることを示す。これら２信号
は、監視されている装置が実際にアクセスされているこ
とを判定するためにアドレス指定情報と組み合わせて使
用する必要がある。NANDゲート164、166の出力はANDゲ
ート168の２入力に供給されるが、このゲート168の出力
はDEVACT＊信号であり、この信号は、監視されている装
置がアクセスされている時に低レベルである。I/O制御
信号がアドレス情報より短い時間の間存在するので、DE
VACT＊信号は好適な実施例においてはI/ORD又はI/OWR信
号の長さのみ、低い。
DEVACT＊信号は２入力NANDゲート200（第３図）の１
入力に加えられる。NANDゲート200の第２入力はACTMONW
R＊信号であり、これは、活動監視時間レジスターに対
して書き込み動作が行なわれていることを示す。ACTMON
WR＊信号はラッチ202のイネーブリング入力にも供給さ
れる。ラッチ202へのデータ入力信号はデータバス20へ
の接続ラインから提供されるので、ラッチ202は活動監
視タイマーＴに内蔵されている第１のレジスター又はバ
ッファーである。
NANDゲート200の出力はＤ型フリップフロップ204のク
ロック入力に接続されている。Ｄ入力は高レベル信号に
接続されているので、DEVACT＊信号が非活動化されて高
レベル状態になり、監視されている装置へのアクセスが
ちょうど完了したことを示す毎にフリップフロップ204
がクロックされる。フリップフロップ204の非反転出力
は第２のＤ型フリップフロップ206のＤ入力に接続され
ている。フリップフロップ206のクロッキング入力はBCL
K信号により供給される。フリップフロップ206の反転出
力は２入力ANDゲート208の１入力に接続されており、こ
のゲート28の出力は第２のラッチ210の反転チップイネ
ーブル入力に接続されている。２個のラッチ202及び210
の使用により、活動モニタータイマーＴを二重にバッフ
ァーすることが可能となる。また、レジスター210は、
ラッチ210にラッチされている値がゼロでないことを示
す出力を包含する。第２のラッチ210へのクロッキング
入力信号はBCLK信号である。
ANDゲート208の出力は２入力ORゲート212の１入力に
も接続されており、その他方の入力はBCLK信号である。
ORゲート212の出力はフリップフロップ204のリセット入
力にフィードバックされるので、DEVACT＊信号が２個の
フリップフロップ204及び206を通して伝播される毎に、
第１のフリップフロップ204がクリアされる。
第２のフリップフロップ206の反転出力は２入力NAND
ゲート214の１入力に接続されている。NANDゲート214の
出力はＤ型フリップフロップ216のＤ入力に接続されて
おり、このフリップフロップ216のクロッキング入力はB
CLK信号により供給される。フリップフロップ216の反転
出力はANDゲート218の１入力に接続され、ANDゲート218
の出力はカウントダウン・タイマー220の反転ロード入
力に接続されており、これは活動モニタータイマーＴの
タイミング素子のロード可能な部分を成す。タイマー22
0は、タイマー200がゼロの値に達した時を示す出力を有
する。ANDゲート218の出力は、４入力NANDゲート222の
１入力にも接続されており、このゲート222の出力は、A
CTIVE＊信号と呼ばれ、装置が活動状態となっていて活
動モニタータイマーＴがゼロまでカウントしていないこ
とを示す。ラッチ210の供給するNOTZERO信号はNANDゲー
ト220の１入力に接続され、タイマーカウンター220から
出力されるZERO信号はNANDゲート222の他の入力に供給
される。NANDゲート222の４番目の、即ち最後の、入力
は、IRQ15CLRと称する信号であり、これは割り込み要求
15がクリアされたことを示す。NANDゲート222への入力
は、活動モニタータイマーＴがゼロでないラッチ210の
値により活動可能にされ、ANDゲート218の出力により示
される様に装置が活動状態ではなく、カウントダウン・
タイマー220がゼロカウントで、レベル15割り込みがク
リアされた時に限って真である。これは、活動モニター
タイマーＴがその値からカウントダウンした値により示
される様にコンピューターシステムＣが充分な時間の間
非活動状態であった一般的状態である。
IRQ15CLR信号及びNOTZER0信号は、３入力ANDゲート22
4への２入力として供給される。ANDゲート224への第３
の入力は、5SECと称する信号であり、これは1BCLK信号
サイクルの幅を有するパルスであり、５秒毎に生じる。
このパルスはリップルカウンター226により生成され、
このカウンターは、第１の入力としての、所要のパルス
幅を作るBCLK信号と、第２信号入力として５秒サイクル
の分周される初期クロックサイクルを作るCLK13μＳ信
号と、ANDゲート218の出力から供給されるリセット信号
とを有する。ANDゲート224の出力は、カウントダウンタ
イマー220のイネーブル入力に供給されると共にカウン
トダウンタイマー220へのBCLK信号クロッキング入力に
同期化され、カウントダウンタイマー220は５秒間に僅
か１カウントだけ進められ又はデクリメントされる。第
１ラッチ202のデータ出力は並列に第２ラッチ210へのデ
ータ入力に接続されており、そのデータ出力はカウント
ダウンタイマー220の反転データ入力に接続されてい
る。タイマー220の反転データ出力は、活動モニタータ
イマーＴの値をCPU22に提供するACTMNデータラインと称
するライン又は一連のラインを介してデータバス20に提
供される。この様にしてCPU22は休眠又は待機状態に入
る前に残っている実際のカウントダウン時間を判定する
ことが出来る。
ACTIVE＊信号はNANDゲート214の第２入力に接続され
ており、ACTIVE＊信号が低レベルに転換する時には、こ
れはNANDゲート214の出力を高レベルに転換させるの
で、監視されている装置がアクセスされた後、２番目の
BCLK信号立ち上がりエッジでカウントダウンタイマー22
0は再ロードされ、プロセスは再開始され、ACTIVE＊信
号は高レベル状態に戻る。ACTIVE＊信号のこのパルス幅
は、待機モードに入るのが適当な時を判定する割り込み
ルーチンの実行を開始するのに必要なレベル15割り込み
を生成させるのに充分である。２個のラッチ202、210及
び２個のフリップフロップ206、216はRESET＊信号の低
レベルによりリセットされる。
斯くして、フリップフロップ204、206216及び色々な
論理ゲート200、208、212、214、218の組み合わせによ
り、監視されている装置が活動状態にされる毎にカウン
トダウンタイマー220をリセットし再トリガーする。例
えば、クロッキング信号がフリップフロップ204に出現
し、これは高レベル信号をフリップフロップ206のＤ入
力に提供し、その反転出力はBCLK信号の次の立ち上がり
エッジで低レベルとなる。フリップフロップ206の反転
出力のこの低レベル出力は、第２ラッチ210がBCLK信号
の次の立ち上がりエッジで再ロードされ、フリップフロ
ップ216の出力がその同じBCLK信号エッジで低レベルに
なることを可能にする。その後のBCLK信号の次の立ち上
がりエッジで、カウントダウンタイマー220は再ロード
され、従ってカウントダウン・プロセスが再開される。
ACTIVE＊信号は２入力NANDゲート250（第５図）の１
入力に加えられる。このNANDゲート250の出力はＤ型フ
リップフロップ252のＤ入力に接続されている。フリッ
プフロップ252はBCLK信号によりクロックされる。フリ
ップフロップ252の非反転出力は割り込み要求レジスタ
ーの活動状況ビットであって、IRQDATA＜７−０＞ライ
ン及び適当なバッファーによりプロセッサーに提供され
る。フリップフロップ252の非反転出力はフリップフロ
ップ254のＤ入力にも供給され、このフリップフロップ2
54もBCLK信号によりクロックされる。第１フリップフロ
ップ252の反転出力はNANDゲート250の第２入力に接続さ
れ且つNORゲート256の第１入力に接続されている。この
接続により、最初のパルスがACTIVE＊信号で受信された
後フリップフロップ252のＤ入力は高レベルに留まるの
で、コンピューターシステムＣの活動状況を随時判定す
ることが出来る。第２のフリップフロップ254の出力はN
ORゲート256の第２入力に供給され、その出力は６入力N
ORゲート258の１入力に接続されている。２入力NORゲー
ト256の出力は、1BCLK信号サイクルの長さを有するパル
スである。この様にして、非活動状態タイムアウトに達
してIRQ15REQ信号を発生させる時には短いパルスが形成
されてNORゲート258に供給される。
NORゲート258への入力が６個あることから分かる様
に、IRE15REQ信号を生成する複数の方法がある。それら
の方法が好適な実施例には設けられていて、コンピュー
ターシステムＣがパワー使用に関する色々な出来事及び
スイッチの状態を知って適当な時間間隔でユーザーに知
らせることが出来る様になっている。例えば、ACPWR＊
信号がＤ型フリップフロップ260のＤ入力に供給され、
そのクロッキング信号はBCLK信号である。フリップフロ
ップ260の非反転出力はＤ型フリップフロップ262のＤ入
力と、２入力XORゲート264の１入力とに接続されてい
る。XORゲート264への第２入力は第２フリップフロップ
262の非反転出力により提供され、このフリップフロッ
プはBCLK信号によってクロックされる。斯くして、XOR
ゲート264の出力は1BCLK信号サイクルの長さのパルスで
あり、このパルスは、ACパワーの状態が変化した時に生
じてNORゲート258に供給されてIRQ15REQ信号を発生させ
る。ACPWR＊信号の状態は、格納されると共に、フリッ
プフロップ260の反転出力によりIRQDATAラインに送られ
る。斯くして、NORゲート258は、例えばACアダプターが
設けられ又は除去された時など、ACパワー状況の変化を
コンピューターシステムＣが気付くのを可能にするため
に利用される。これによりコンピューターシステムＣ
は、バッテリー給電による動作に入り、従ってパワー節
約モードが適当となる時に気付くことが出来る。この動
作は、コンピューターシステムＣの動作シーケンスのフ
ローチャートい一層詳しく示されている。
LOWBAT1及びLOWBAT2信号を使用するために同様のフリ
ップフロップ回路がある。そこで、NORゲート258への２
入力は、コンピューターシステムＣがバッテリー充電状
況をLOWBAT1又はLOWBAT2へ、又はこれらの状況に、変化
させた時を示す。実際のLOWBAT信号は第１のＤ型フリッ
プフロップ290及び該列の292によりラッチされ、非反転
出力はIRQDATAラインに供給される。第２のＤ型フリッ
プフロップ294及び296はBCLK信号により閉成される様に
成っており、Ｄ入力は先行のフリップフロップ290及び2
92の非反転出力に接続されている。フリップフロップ29
0、292及び294、296の非反転出力はXORゲート297及び29
8への入力であり、その出力は、レベル15割り込みをト
リガーするのに必要な信号を生成するNORゲート258に接
続されている。
5SEC信号は、出力がNORゲート258に接続されたANDゲ
ート266により、ラッチされたLOWBAT2及びLOWBAT1信号
と組み合わされて、コンピューターシステムＣがLOWBAT
2状態である時には、５秒毎にレベル15割り込みが受信
されて、ユーザーは、LOWBAT2状態であってバッテリー5
4に残っているエネルギーは非常に僅かであることを知
ることが出来る。
NORゲート258への最後の入力はSLEEP＊信号及びSWNO
＊信号に基づく。これらの信号に組み合わせは、コンピ
ューターシステムＣが活動状態である時にユーザーが待
機スイッチ58を押したこと、及び、ユーザーの要求に基
づいてコンピューターシステムＣが非活動状態又は待機
状態に入ろうとしていることとを示すのに使われる。SL
EEP＊信号はＤ型フリップフロップ268のＤ入力に供給さ
れ、SWNO＊信号はクロッキング入力に供給される。この
様にして、SLEEP＊信号が高レベルで、コンピューター
システムＣが活動状態であることを示していれば、待機
スイッチが押されると、高レベル状態が非反転出力に生
成されフリップフロップ268の非反転出力に送られ、こ
れは次のＤ型フリップフロップ270のＤ入力に接続され
る。第２のフリップフロップ270へのクロッキング信号
はBCLKにより提供される。フリップフロップ270の非反
転出力はIRQDATAラインに提供され、CPU22により中断さ
れる待機スイッチ信号であると看做される。フリップフ
ロップ270の反転出力はNORゲート272の１入力に供給さ
れる。非反転出力は第３のＤ型フリップフロップ274の
Ｄ入力にも供給され、これはBCLK信号によってクロック
される。フリップフロップ274の非反転出力はNORゲート
272の第２入力に接続されていて、ACTIVE＊信号に関連
する回路と同様に、長さが1BCLK信号サイクルの短いパ
ルスがNORゲート258に与えられて、コンピューターシス
テムＣを待機モードにするべき旨のユーザー希望を示
す。
NORゲート258の出力はNANDゲート276の１入力に接続
されており、その出力はIRQ15D型フリップフロップ278
のＤ入力に接続されている。IRQ15フリップフロップ278
はBCLK信号によりクロックされ、その反転入力はNANDゲ
ート276の第２入力に中継される。この様にして、NORゲ
ート258がパルスを受信すると、その信号はIRQ15フリッ
プフロップ278により検出され、IRQ15フリップフロップ
278がリセットされるまで中にラッチされる。IRQ15フリ
ップフロップ278の非反転出力は割り込みコントローラ
に供給されるIRQ15REQ信号であり、このコントローラは
CPU2に２インターフェースされ、割り込み要求の処理を
する。
割り込み回路に関連するパワー節約回路に使用される
フリップフロップがもう２個残っており、それらはIRQ1
5EN Ｄ型フリップフロップ280と、IRQ15CLR Ｄ型フリ
ップフロップ282とである。IRQ15ENフリップフロップ
は、そのＤ入力をデータバス20から受信し、IRQ15WR＊
信号と称する信号によってクロックされ、この信号は書
き込み動作がIRQ15レジスターに対して行なわれている
ことを示す。IRQ15レジスターの位置は、読み出し動作
中はIRQDATAラインを形成する信号状態を提供し、書き
込み動作中はデータがIRQ15ENフリップフロップ280及び
IRQ15CLRフリップフロップ282に書き込まれることを可
能にする。データバス上に存在するデータはこの時にラ
ッチされ、IRQ15ENフリップフロップ280の出力はIRQDAT
Aラインに供給され、IRQ15EN信号となる。
IRQ15EN信号によってデータバス20の他のビット即ちI
RQ15CLR信号もクロックされる。この信号の高レベル状
態がクロックされる時、IRQ15CLRフリップフロップ282
の非反転出力はIRQ15CLR信号であり、高レベル状態とな
ってIRQDATAラインにフィードバックされCPU22により評
価される。IRQ15CLRフリップフロップ282の反転出力はI
RQ15CLR＊信号であって、１入力として２入力ANDゲート
284に供給される。このANDゲート284の残りの入力はRES
ET＊信号であり、この信号はIRQ15ENフリップフロップ2
80及びIRQ15CLRフリップフロップのリセット入力と、回
路のLOWBAT1、LOWBAT2及びACPWR部分のフリップフロッ
プとに供給される。ANDゲート284の出力は、IRQ15フリ
ップフロップ278をクリアすると共に、活動状態のフリ
ップフロップ252及び254及び待機スイッチフリップフロ
ップ268、270及び274をクリアするのに使われるクリア
信号である。
本発明のパワー節約特性を提供する本発明のコンピュ
ーターシステムＣに使われる回路の詳しい説明をこれで
終とする。この回路は、本発明のパワー節約機能を行な
うためにコンピューターシステムＣの読み出し専用記憶
スペースに設けられた或る動作シーケンスと関連して行
われるものである。
コンピューターシステムＣへの給電が開始される時、
給電開始（パワーオン）シーケンス300（第6A図）が始
まる。パワーオンシーケンスの第１ステップはステップ
302であり、ここで、IRQDATAラインを読むことにより、
コンピューターシステムＣがLOWBAT2状態であるか否か
判定される。若しコンピューターシステムＣがLOWBAT2
状態であれば、ステップ304に移行し、ここでこの状態
についてユーザーに知らせるために信号音（ビープ）が
12回発せられ、次にステップ305に移行し、ここでコン
ピューターシステムＣを停止させる。従って、コンピュ
ーターシステムＣがLOWBAT2状態である時には、この状
態から脱するまでは該システムを使用することは出来な
い。このようにされる理由は、コンピューターシステム
Ｃの顕著な活動を許すのに充分なエネルギーがバッテリ
ー54に残っておらず、データを失う可能性が許されない
と推定されるからである。
若しコンピューターシステムＣがLOWBAT2状態でなけ
れば、ステップ302からステップ306へ移行して、ここで
システムをパワーアップすることに関連する他の活動が
行なわれる。この所要の活動がなされた後、ステップ30
8に移行して、ここで、CMOS RAM26に内蔵されている値
が妥当であるか否か判定される。CMOS RAM26は、シス
テムＣの構成に関する或る値を内蔵するために使われる
ものであり、それは、コンピューターシステムＣがこの
情報をユーザーに訪ねずに済ますことを可能にし又はデ
ィスクに内蔵されたファイルに情報を格納することを可
能にするものである。若しCMOS情報が妥当であれば、ス
テップ310に移行し、ここでコンピューターシステムＣ
はパワー節約機能を発動するべきか否か判定する。パワ
ー節約システムの所望の初期状態を示すのに使われる２
個のビットが、コンピューターシステムＣ内のレジスタ
ーに内蔵される。使用可能な三つの状態は、パワー節約
オン状態、パワー節約オフ状態及びパワー節約自動状態
である。パワー節約オン状態では本発明のパワー節約技
術が常時使用される。パワー節約オフ状態では、該パワ
ー節約技術は使用されない。好適な初期状態はパワー節
約自動状態であり、この状態は、ブーティング動作（bo
oting operations）後にどのオペレーティングシステム
が機械の動作を制御することになるかをコンピューター
システムＣが判定することが出来る様にするために使わ
れる。従って、自動状態でのパワー節約は、或るオペレ
ーティングシステムが使用される時には作動可能とさ
れ、他の或るオペレーティングシステムが使われる時に
は働かない。これにより、動作の柔軟性が最大となる。
若しコンピューターシステムＣがステップ310におい
てパワー節約オン状態が選択されていると判定すれば、
ステップ312に移行し、ここでパワー節約モードが作動
可能にされ、システム非活動状態タイマー又は活動モニ
タータイマーＴがCMOS26から得られる値でセットされ
る。次にステップ314に移行する。
ステップ310においてパワー節約モードを常時作動可
能にするべきでないと判定されたならば、ステップ316
に進み、ここで、パワー節約機構をオフにするべきか否
かが判定される。若しそうならば、ステップ318に進
み、ここで、後の動作に使われるべきパワー節約オフフ
ラグをセットし、次にステップ314に進む。若しステッ
プ316においてパワー節約オフ状態が選択されなかった
ならば、又はCMOSが妥当でないとステップ308で判定さ
れたならば、ステップ320に進み、ここでコンピュータ
ーシステムＣは自動遅延カウンターを充分な時間（一般
には70−85秒）にセットするので、パワーアップルーチ
ン及びオペレーティングシステムの残りの部分が実行さ
れ且つロックされ、その時間後に割り込みが生成され
る。これにより、オペレーティングシステムをコンピュ
ーターシステムＣに組み込んでコンピューターシステム
Ｃの動作の制御を開始させるのに充分な時間が得られ
る。若しそのオペレーティングシステムが自動遅延割り
込み要求が配置されているROM記憶場所へのアクセスを
許さなければ、その選択された割り込みへの適切な入口
は得られず、パワー節約機能は作動可能にされない。ま
たステップ320において、IRQ15レジスターへの適切な値
の書き込みによってIRQ15がクリアされ作動不能にされ
る。最後にステップ320においてシステム非活動状態タ
イマーＴは省略時の値にセットされる。
次にステップ320からステップ314に進み、ここでコン
ピューターシステムＣは該コンピューターシステムがバ
ッテリー54から給電されているか否か判定する。若しそ
えならば、ステップ322に進み、ここでCMOS26が妥当で
あるか否かの第２の検査を行なう。若しそうならば、ス
テップ324（第6B図）に進み、ここでシステム非活動状
態タイマーＴは、CMOS26に内蔵されている値にセットさ
れる。若しCMOS26が妥当でなければ、ステップ326に進
み、ここでシステム非活動状態タイマーＴは省略時の値
にセットされる。次にステップ326からステップ328へ進
む。
若しステップ314においてシステムがバッテリーから
給電されていないと判定されたならば、即ち、ACアダプ
ター又は外部ベース装置から給電されていると判定され
たならば、ステップ314からステップ330へ進み、ここ
で、外部電源から給電されている時にはパワーを節約す
る必要が無く、ラッチ210のゼロの値がACTIVE＊信号の
アサートを阻止するという理由からシステム非活動状態
タイマーはゼロにセットされる。ステップ330からステ
ップ328に進み、ここで他の所要のパワーアップ及び自
己試験活動が行なわれる。次にステップ328からステッ
プ331へ進み、ここでコンピューターシステムＣは、LOW
BAT2状態が存在するか否かの第２の判定を行なう。若し
そうならば、ステップ332へ進み、ここでユーザーは、L
OWBAT2状態が存在することを意味する可聴信号としての
12回の信号音で再び促される。次に、記憶媒体からオペ
レーティングシステムをロードするブーツシーケンスの
始まりであるステップ334へ進む。
若しコンピューターシステムＣがLOWBAT2状態でなけ
れば、ステップ331からステップ336へ進み、ここで、コ
ンピューターシステムＣがLOWBAT1状態であるか否かを
見る試験が行なわれる。若しそうならば、ステップ338
へ進み、ここで信号音が６回発せられ、これによりユー
ザーはLOWBAT1状態とLOWBAT2状態とを音で聞き分けるこ
とが出来る。次にステップ338からステップ334へ進む
が、これは、コンピューターシステムＣがLOWBAT1状態
でなければステップ336から進む場所でもある。次にコ
ンピューターはブーツアップを開始してオペレーティン
グシステムをロードする。
若し選択されたパワー節約モードが自動モードであっ
たならば、ステップ320においてタイマーが自動遅延割
り込み時間でセットされ、結局は自動遅延割り込みが生
じる。若しその時に機械を制御しているオペレーティン
グシステムがコンピューターシステムＣの適切なルーチ
ンを内蔵した読み出し専用メモリお部分へのアクセスを
許すオペレーティングシステムであれば、自動遅延割り
込みシーケンス340（第6C図）に進む。シーケンス340で
はIRQ15がステップ342で作動可能にされたか否かをコン
ピューターシステムに判定させることから制御が開始さ
れる。若しIRQ15が作動可能にされていれば、これは、
パワー節約モードが既に活動状態で割り込みを引き起こ
し、従って活動のために認められることを示す。若しIR
Q15が作動可能にされていれば、ステップ344へ進み、こ
こから、割り込みされたシーケンスへ戻る。若しIRQ15
がステップ342で作動可能にされなければ、ステップ346
へ進み、ここで、所望のパワー節約モードがオフである
か否か判定される。若しそうならば、ステップ344へ進
んで戻る。若しパワー節約モードがオフでなければ、ス
テップ346から348へ進み、ここでパワー節約を発動する
べき時であるか否かを見る判定がなされる。若しそうで
なければ、ステップ344へ進む。若しその時であれば、
ステップ350へ進み、ここでIRQ15が作動可能にされ、IR
Q15DATAライン又は状況値が後に使用されるべく保存さ
れる。次にステップ344へ進み、動作は割り込みされた
シーケンスへ進む。
非活動状態タイマーがタイムアウトして待機モードに
入るのが適当である時、又は電源、バッテリー状態、又
は待機状態を求めるユーザーの要求などのパワー節約に
関する色々なパラメータの一つが生成された時には、レ
ベル15割り込み又はIRQ15が要求され、IRQ15割り込みシ
ーケンス400が行なわれる。好適な実施例はこの目的でI
RQ15を使うが、その理由は、それが一般には定義された
割り込みではなく、従ってアプリケーションソフトウェ
アとの最小限の数の矛盾で利用することが出来るもので
あるからである。IRQ15シーケンス400はステップ402か
ら始まり、ここでコンピューターシステムＣはIRQ15状
況値をIRQDATAラインから読み出し、古いIRQ15状況値を
メモリーの保存されている記憶場所から検索する。ステ
ップ402からステップ404へ進み、ここでIRQレジスター
に対して書き込み動作が行なわれ、保留のIRQ15がクリ
アされ、作動可能状態に留まる。次にステップ406へ進
み、ここでシステムが以前にAC給電されていたか否か判
定される。若しそうならば、ステップ407に進み、ここ
でコンピューターシステムＣがバッテリー給電動作へ転
換するか否か判定される。若し外部電源から給電されて
いれば、ステップ408へ進み、新旧のIRQ15状況値が等し
いか否か判定される。若しそうならば、ステップ410へ
進み、ユーザーがこのシーケンスの実行を開始させた最
初の時の後に待機キーを２度目に押すことによって待機
要求を取り消したか否か判定する。若しそうでなけれ
ば、ステップ414に進み、ここでコンピューターシステ
ムはバッテリーがLOWBAT2状態であるか否か判定する。
若しバッテリー電荷がLOWBAT2状態でなければ、ステッ
プ414から復帰ステップ412へ移行する。しかし、若しLO
WBAT2状態が存在すれば、ステップ416へ進み、ここで信
号音が12回発せられて、ユーザーにLOWBAT2状態の存在
が知らされる。この経路は５秒間隔で実行されるが、そ
れは、５秒カウンターがANDゲート266を介してIRQ15NOR
ゲート258への１入力となっていて、コンピューターシ
ステムＣにより直接判定されるべくIRQDATAラインへ供
給されないからである。
新旧のIRQ15状況値が若し異なっていれば、ステップ4
08からステップ418へ進み、ここで、LOWBAT1状態が変化
したか否か判定される。若しそうならば、これは一般に
はLOWBAT1状態が出現したことを示し、そしてステップ4
20へ進み、ユーザーにLOWBAT1状態の存在を示すために
信号音が６回発せられ、バッテリー電荷LED64は1Hzの速
度で閃光を発する様にセットされ、システム非活動状態
タイマーＴは２分の値にセットされる。バッテリーに残
っているエネルギーの節約を向上させるために、システ
ム非活動状態タイマーは、低バッテリー状態が存在する
前に使われたほぼ10分という値からこの低い値にセット
される。ステップ420からステップ422へ進み、ここから
割り込みされたシーケンスへ戻る。
IRQ15状況レジスターのLOWBAT1ビットの状態が変化し
ていなければ、ステップ418からステップ424（第7B図）
へ進む。ステップ424において、コンピューターシステ
ムＣは、LOWBAT2ビットの状態が変化したか否か判定す
る。若し変化していれば、ステップ426へ進み、ここで
コンピューターシステムＣは信号音を12回出させてユー
ザーにシステムＣがLOWBAT2状態に入ったことを知ら
せ、バッテリー電荷LED64は2Hzの速度で閃光を発して事
態が緊急を要することを示す。ステップ426において
も、システム非活動状態タイマーは非常に短い20秒の連
続する時間にセットされるので、若い監視されている装
置のいずれかが20秒間使用されなければ、システムは自
動的に待機モードに入り、そして、一旦LOWBAT2状態か
ら待機モードに入れば、外部電源を差し込まずに機械を
回復又は再始動させることは不可能になる。この非常に
短い時間が使われる理由は、バッテリーに残っているエ
ネルギーが非常に僅かであり、色々な周辺装置が相当に
使用されればメモリー内に存在する情報が失われるかも
知れないと推定されるからである。ステップ426からス
テップ422へ進み、割り込みされたプログラムへ復帰す
る。
若しLOWBAT2ビットが変化していなければ、ステップ4
24からステップ428へ進み、ここでCPU22は、待機スイッ
チ58がユーザーによって押されたか否かを判定する。若
しそうならば、信号音が２回発せられて、スイッチが押
されたことを確認し、システム非活動状態時間は10秒に
セットされる。この時にはシステムは直には非活動状態
にはされないので、活動状態であるかも知れない色々な
動作を完了させることが出来る。例えば、ユーザーは、
ファイル転送プログラムを開始させたり、ユーザーのア
プリケーションプログラムから保存動作を開始させて機
械から離れる準備をすることが出来、そこでユーザーは
動作を開始し、待機ボタン58を押して立ち去ることが出
来る。若しシステムが直ちに待機モードに入らなければ
ならないならば、データを適当な媒体に保存することは
必要ではないが、若しユーザーが相当長い時間離れてい
ればデータが失われる可能性がある。従って、システム
は、最初は、全てのファイル転送動作が完了するまで待
ち、その後に待機モードに入る。ステップ430後、ステ
ップ422へ進んで、割り込みされたプログラムへ復帰す
る。
若し待機スイッチ58がステップ428で判定された様に
叩かれていなければ、ステップ432へ進み、ここでAC又
は外部パワーがコンピューターシステムＣに加えられて
バッテリーを充電したか否か判定される。若しそうなら
ば、最早システムがパワー節約モードでシステム非活動
状態割り込みを受け入れる必要はないので、ステップ43
4においてシステム非活動状態時間はゼロにセットされ
る。レジスター210の説明の際に述べた様に、ラッチ210
のNOTZERO信号が出現して４入力NANDゲート222に１入力
として加えられるので、システム非活動状態ラッチ20
2、210にゼロ値が書き込まれる時には、このNANDゲート
222の出力は、NOTZERO信号が低レベルとなるので、高レ
ベルとなる。フリップフロップ252、254に供給される活
動監視事象は無く、非活動状態割り込みは生成されな
い。しかし、電源変換機能及びバッテリー監視機能は活
動状態に留まる。ステップ434が完了した後、ステップ4
22へ戻って、割り込みされたシーケスへ戻る。
若しACパワーがステップ432で判定された様に加えら
れていなければ、ステップ436へ進み、ここでACパワー
が除去されたか否か判定される。若しACパワーが除去さ
れていれば、これはバッテリーパワー動作が始まったこ
とを示し、ステップ438においてCMOS26が妥当であるか
否か判定される。若しそうならば、ステップ440におい
て、システム非活動状態時間はCMOS値からセットされ、
一方、若しステップ442でCMOS26が妥当でなければシス
テム非活動状態は省略時の値にセットされる。ステップ
440又は442からステップ422へ、更に割り込みされたプ
ログラムへ進む。
若しACパワーが除去されていなければ、これは非活動
状態タイマーを除いてパワー節約割り込みを引き起こす
ことの出来る全ての可能性を終えたことになり、従って
ステップ436からステップ444（第7C図）へ進む。ステッ
プ444において信号音が２回発せられてシステム大意モ
ードに移行する寸前であることを示し、非活動状態レジ
スターはクリアされ、マスク不可能割り込みは作動不能
にされる。次にステップ446へ進み、ここで、適当なコ
マンドがハードティスクコントローラ34へ発せられてハ
ードディスク48を待機モードにする。この状態は、ハー
ドディスク48が適当な態様で回転速度を落すことを可能
にする。次にステップ448へ進み、ここでLCD50及びバッ
クライトへの給電が停止される。給電停止後、ステップ
450へ進み、１秒遅延させる。この時間にハードディス
クは回転速度を落すことが出来る。この１秒の遅延が終
った後、ステップ452へ進み、ここでフロッピーディス
クコントローラ32へコマンドが発せられてフロッピーデ
ィスクコントローラ32の給電が停止される。次のステッ
プはステップ454であり、ここで変復調装置30及びハー
ドディスク48への給電が停止され、これによりパワーダ
ウンさせることの出来るコンピューターシステムＣ内の
主な装置への給電の停止が完了する。次のステップはス
テップ456であり、ここでパワー制御レジスターのSLEEP
ビットがセットされて、フロッピーディスク装置46を含
む雑多な回路が給電停止されクロックが止められるとい
う一連の事象がトリガーされる。
ステップ458において多数のノーオペレーション命令C
PU22によって実行される。一連のノーオペレーション命
令が含まれているので、システムはこの時間中限定的に
停止し、何らかの理由でデータを転送する必要があるか
も知れない潜在的命令の際には停止しない。ノーオペレ
ーション命令を実行している時にはこのステップ458の
途中でシステムが停止すると仮定される。システムが止
まる理由は、CPU22へのクロックが停止され、従ってCPU
22は如何なる動作も指令することが出来ないからであ
る。システムはその時ユーザーが待機スイッチ58を叩い
て覚醒させる試みをするまで待機モードで、最小電力消
費モードであり、これにより第１図及び第２図に示され
ている回路に従ってクロックを再始動させることが出来
る。
待機スイッチ58が叩かれてクロックが首尾よく始動し
た後、一連のノーオペレーション命令はなおステップ45
8で実行中であり、本当に重大な命令が行なわれること
なくシステムは完全に作動し始めることが出来る。斯く
してシステムが完全に動作を開始して、ノーオペレーシ
ョン命令が完了した後、ステップ460においてコンピュ
ーターシステムＣが現在LOWBAT2モードであるか否か判
定される。若しシステムＣが非常に僅かなエネルギーし
か残っていないこのLOWBAT2状態であれば、ステップ456
へ進み、コンピューターシステムＣは再び待機モードと
なる。従って、コンピューターシステムＣは、LOWBAT2
状態である時には、覚醒しない。若し機械を再始動させ
る試みがLOWBAT2でなされたならば、該当する装置に給
電するだけのエネルギーで残りのエネルギーが消耗さ
れ、メモリー24内に存在するデータが失われるかも知れ
ない。
ここで、コンピューターシステムＣがLOWBAT2状態で
ないとすると、ステップ462に進み、ここで現在のIRQ15
状況値が保存され、メモリー24に内蔵されている時刻及
び日付がCMOS26内の実時間クロックから更新され、マス
ク不可能割り込みが作動可能にされる。明らかに或る程
度の時間が待機状態中に経過しているので時刻を更新す
る必要があり、システムを適切に作動させるために適切
な時間をシステムに知らせる必要がある。これは不連続
を含むものであることが分かるが、他の処置よりは好都
合であると思われる。
次にステップ464に進み、ここで変復調装置30及びハ
ードディスク48への給電が開始され、その動作が始ま
る。ステップ466において、フロッピーディスクサブシ
ステムは作動し得る様にリセットされ、ディスク変更ラ
インがセットされる。ディスク変更ラインは、フロッピ
ーディスク装置46内にあったフロッピーディスクが変更
されていて、従って該ディスクに内蔵されている目録情
報及びその他の情報を再確定する必要があるかも知れな
いことを示すラインである。待機状態中にユーザーがフ
ロッピーディスクを取替える可能性は大いにあり、また
システムが待機状態であるので、その交換に気付かない
ので、このラインをこのステップでセットしなければな
らない。コンピューターシステムＣは、古いフロッピー
ディスク情報を使って新しいフロッピーディスクにアク
セスしようと試みて誤った結果を招くであろう。
次にステップ466からステップ468へ進み、ここでLCD
及びそのバックライトへの給電が開始される。ステップ
470において、キーボードバッファーがクリアされ、待
機シーケンス中にあったかも知れない又は色々な物への
給電により行なわれた打鍵又は漂遊打鍵が除去される。
またステップ470において、システム非活動状態時間は
存在していた最後の値にセットされ、次にステップ472
に進んで割り込みされたプログラムに戻り、斯くして待
機シーケンスの動作を完了する。
斯くして、本発明のコンピューターシステムは、事象
に関連する色々なパワー消費を監視し、或る変化をユー
ザーに示し、開始されているシステム装置が使用されて
から適当な時間が経過した後に非活動状態に入る。
本発明に関する以上の開示及び記述は本発明の例示
で、これを説明するものであり、本発明の精髄さら逸脱
せずに寸法、形状、材料、部品、回路素子、結線及び接
点、並びに例示した回路及び構成の詳細及び動作態様を
色々に変更することが出来る。
【図面の簡単な説明】
第１図は、本発明を取り入れたコンピューターシステム
の略ブロック図である。 第２図、第３図、第４図、及び第５図は、第１図のコン
ピューターシステムの一部の詳細な略論理図である。 第6A図、第6B図、及び第6C図は、本発明を利用するため
に第１図のコンピューターシステムを準備させるシーケ
ンスのフローチャートである。 第7A図、第7B図、及び第7C図は、本発明に従って第１図
のコンピューターシステムの一部を制御するシーケンス
のフローチャートである。
フロントページの続き (72)発明者 ポール エム ガーナー アメリカ合衆国 テキサス州 77381 ザ ウッドランズ タナガー トレイル 28 (72)発明者 ダーレン ジェイ セピュリス アメリカ合衆国 テキサス州 77070 ヒューストン ウィロー プレイス ノ ース 8450 アパートメント 2201 (72)発明者 キャロライン エイ ブーン アメリカ合衆国 テキサス州 77019 ヒューストン ウェストゲート 2516 (56)参考文献 特開 昭61−52722（ＪＰ，Ａ) 特開 昭61−223916（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/00

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】システムがコンピュータシステムにおける
    情報の通信を可能にするアドレス及びデータバス手段；
    及び周辺装置のアドレスを前記アドレス及びデータバス
    手段に供給することによって各周辺装置をアクセスする
    マイクロプロセッサ手段を備えている、アドレス指定可
    能な周辺装置を有しているバッテリー給電式コンピュー
    タシステムの電力消費を低減する装置であって、 前記周辺装置への電力を除去及び／又は低減するための
    複数の前記周辺装置のそれぞれへの接続手段と； 前記アドレス及びデータバス手段を監視し、それぞれの
    前記周辺装置のアドレス指定を検出しかつそれを表す信
    号を発生する手段と、 前記周辺装置のアドレス指定を検出する毎にタイミング
    間隔を設定するために前記信号に応答する手段と、 前記コンピュータシステムを低減された電力消費状態に
    入らせるために、前記周辺装置への電力を除去及び／又
    は低減するための該周辺装置への前記接続手段を動作す
    るために、予め設定された量を超えた前記設定されたタ
    イミング間隔に応答する手段、とを備えていることを特
    徴とする装置。
  2. 【請求項２】複数のアドレス可能な周辺装置と、 アドレス及びデータバス手段の各々のアドレスの供給に
    よって前記周辺装置をアクセスするマイクロプロセッサ
    手段と、 前記アドレス及びデータバス手段を監視して、前記周辺
    装置の少なくとも１つのアドレスをを検出し、かつ、前
    記１つの周辺装置のアドレス動作を検出する毎にタイミ
    ング間隔を設定する手段と、 前記周辺装置に機能的に独立であり、予め設定された量
    を超える前記設定されタイミング間隔に応答して、少な
    くとも前記１つの周辺装置への電力を低減することによ
    って低減された電力消費状態に入らせる手段と、 残りのバッテリーエネルギーが所定のレベル以下にある
    とき、前記１つの周辺装置の次の動作を阻止する手段
    と、 を備えることを特徴とするバッテリー給電式コンピュー
    タシステム。
  3. 【請求項３】アドレス及びデータバス手段と、 アドレス可能な周辺装置と、 前記周辺装置のアドレスを前記アドレス及びデータバス
    手段に供給することによって各前記周辺装置をアクセス
    するマイクロプロセッサ手段と、 前記周辺装置への電力供給を制御するために複数の該周
    辺装置の個々に対する接続手段と、 個々の周辺装置のアドレス指定を検出するために前記ア
    ドレスス及びデータバス手段を監視し、かつ該周辺装置
    の各アドレス指定の検出に応じて信号を発生する手段
    と、 前記信号に応答して、前記周辺装置のアドレス指定が検
    出される毎にタイミング間隔を設定する手段と、 前記周辺装置に機能的に独立であり、予め設定された量
    を超えた前記設定されたタイミング間隔に応答して、低
    減された電力消費状態に入らせるために該周辺装置への
    電力を除去及び／又は低減すべく個々の周辺装置への前
    記接続手段を動作する手段と、 を備えることを特徴とするコンピュータシステム。
  4. 【請求項４】アドレス及びデータバス手段と、 アドレス可能な周辺装置と、 前記周辺装置のアドレスを前記アドレス及びデータバス
    手段に供給することによって各該周辺装置をアクセスす
    るマイクロプロセッサ手段と、 クロック信号を供給して前記マイクロプロセッサ手段を
    制御するクロック発生器と、 個々の周辺装置のアドレス指定を検出するために前記ア
    ドレス及びデータバス手段を監視し、かつ、前記周辺装
    置のアドレス指定の各検出に応じて信号を発生する手段
    と、 前記周辺装置に機能的に独立であり、前記周辺装置のア
    ドレス指定毎にタイミング間隔を設定すべく前記信号に
    応答する手段と、 予め設定された量を超える各設定されたタイミング間隔
    に応答して、少なくとも一つ以上の前記周辺装置への電
    力を低減すること及び前記マイクロプロセッサ手段に前
    記クロック信号の供給を不能にすることによって低減さ
    れた電力消費状態に入らせる手段と、 を備えることを特徴とするコンピュータシステム。
  5. 【請求項５】各アドレスをアドレス及びデータバス手段
    に供給することによってアクセスでき、情報の通信を可
    能にする複数のアドレス可能な周辺装置と、 前記アドレス及びデータバス手段を監視して、前記アド
    レス可能な周辺装置の幾つかのアドレス指定を検出し、
    かつ、前記周辺装置の幾つかのアドレス指定を検出する
    毎にタイミング間隔を設定する手段と、 前記周辺装置に機能的に独立であり、予め設定された量
    を超える設定されたタイミング間隔に応答して、少なく
    とも前記周辺装置の幾つかへの電力を低減することによ
    って低減された電力消費状態に入らせる手段と、 残りのバッテリーエネルギーが第１のレベル以下である
    ときに前記タイミング間隔の前記予め設定された量を低
    減する手段と、 を備えることを特徴とするバッテリー給電式コンピュー
    タシステム。
  6. 【請求項６】アドレス及びデータバス手段と、 アドレス可能な周辺装置と、 前記周辺装置のアドレスを前記アドレス及びデータバス
    手段に供給することによって各前記周辺装置をアクセス
    するマイクロプロセッサ手段と、 個々の周辺装置のアドレス指定を検出するために前記ア
    ドレス及びデータバス手段を監視し、かつ該周辺装置の
    アドレス指定の各検出に応じて信号を発生する手段と、 前記周辺装置に機能的に独立であり、該周辺装置のアド
    レス指定を検出する毎にタイミング間隔を設定すべく前
    記信号に応答する手段と、 予め設定された量を超える各設定されたタイミング間隔
    に応答して、前記マイクロプロセッサ手段によって消費
    される電力を低減すべく前記マイクロプロセッサ手段の
    動作を制御する手段と、 を備えることを特徴とするコンピュータシステム。
  7. 【請求項７】マイクロプロセッサと、その周辺装置への
    対応マイクロプロセッサ発生アドレスの通信によって個
    々にアクセスされるアドレス可能な周辺装置とを有する
    コンピュータシステムの動作中に電力を保存する方法で
    あって、 多数の前記周辺装置のいずれかの各アドレス指定を検出
    しかつ各前記検出に応じてタイミング間隔を設定すべく
    前記アドレスを監視する段階と、 前記周辺装置の動作に機能的に独立な態様で、各設定さ
    れたタイミング間隔の満了に応じて電力を除去及び／又
    は低減するために複数の周辺装置の個々に対する個々の
    電力接続手段を動作することによって前記コンピュータ
    システムを低減された電力消費状態に入らせる段階とを
    具備することを特徴とする方法。
  8. 【請求項８】前記予め設定された量を超える前記設定さ
    れたタイミング間隔に応答する前記手段が、周辺装置の
    電力を停止する手段を有することを特徴とする請求項１
    に記載の装置。
  9. 【請求項９】前記予め設定された量を超える各設定され
    たタイミング間隔に応答する前記手段が、周辺装置の電
    力を停止する手段と、更に、電力の停止された周辺装置
    の各々に電力を供給する手段とを有することを特徴とす
    る請求項２〜５のうちいずれかに記載のコンピュータシ
    ステム。
  10. 【請求項１０】前記コンピュータシステムが、システム
    クロックによって動作可能である回路と、前記タイミン
    グ間隔が前記予め設定された量を超えるときに前記回路
    の少なくともあるものに対してシステムクロックを不能
    にする手段とを有することを特徴とする請求項２〜５の
    うちのいずれかに記載のコンピュータシステム。
  11. 【請求項１１】前記タイミング間隔は、全ての監視され
    た周辺装置に共通であり、かつ機能的に独立であるタイ
    マーによって、前記多数の周辺装置のいずれかの各検出
    されたアドレス指定の結果により設定されることを特徴
    とする請求項３〜５のうちのいずれかに記載のコンピュ
    ータシステム。
  12. 【請求項１２】前記タイミング間隔が前記予め設定され
    た量を超えるときに前記マイクロプロセッサによって消
    費される電力を低減する手段を更に備えることを特徴と
    する請求項３又は４のうちのいずれかに記載のコンピュ
    ータシステム。
  13. 【請求項１３】前記アドレス可能な周辺装置及び前記マ
    イクロプロセッサは、バッテリーによって電力供給され
    ることを特徴とする請求項12に記載のコンピュータシス
    テム。
  14. 【請求項１４】残りのバッテリーエネルギーが前記第１
    のレベルより小さい第２のレベル以下であるときに前記
    タイミング間隔の前記予め設定された量を低減する手段
    を更に備えることを特徴とする請求項５に記載のコンピ
    ュータシステム。
  15. 【請求項１５】前記マイクロプロセッサの消費電力の低
    減が該マイクロプロセッサへのクロックパルス供給を制
    御することによって達成されることを特徴とする請求項
    ６又は12のいずれかに記載のコンピュータシステム。
JP26793589A 1988-10-14 1989-10-13 コンピューターシステムの電力消費を減少させる装置 Expired - Lifetime JP3260355B2 (ja)

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