JP5648191B2 - 高電圧垂直トランジスタのためのセグメントピラーレイアウト - Google Patents

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Description

本開示は、半導体デバイス構造及び高電圧トランジスタを作製するためのプロセスに関
高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体技術分野においてよく知られている。多くのＨＶＦＥＴは、デバイスが「オフ」状態にあるときに印加される高電圧（例えば数百ボルト）を維持又は遮断する拡張ドレイン領域を含むデバイス構造を利用する。従来の垂直ＨＶＦＥＴ構造においては、半導体材料のメサ又はピラーは、オン状態での電流フローのための拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、拡張ドレイン領域の上方にボディ領域が配置されたメサの側壁領域に隣接し、基板の上部付近で形成される。ゲートに適切な電圧電位を印加することによりボディ領域の垂直側壁部分に沿って導電チャンネルが形成され、その結果、電流は、半導体材料を通って垂直に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置する基板の底部まで下方に流れることができる。
特開２００６−２１６９２７号公報 特開平１１−２３３７６５号公報 特開２００６−３５１９３０号公報 特開２００４−２００５４０号公報 特開２００１−１６８３２９号公報
従来のレイアウトにおいては、垂直ＨＶＦＥＴは、半導体ダイ全体に延びる長い連続したシリコンピラー構造からなり、該ピラー構造は、ピラー長さに対して垂直方向で繰り返される。しかしながら、このレイアウトに伴って生じる１つの問題は、高温加工段階中にシリコンウェーハの大きな反りを生じる傾向がある点である。多くのプロセスにおいて、この反りは恒久的であり、後続の加工段階中にウェーハのツールハンドリングを妨げるほど十分大きい。
本開示は、以下の詳細な説明及び添付図面からより完全に理解されるであろうが、これらは、図示される特定の実施形態に本発明を限定するものと解釈すべきでなく、単に説明及び理解を目的とする。
本発明の１つの態様に係る装置は、各々が、ダイ上に設けられ、第１の横方向に延びる長さ及び第２の横方向に延びる幅を備えたレーストラック形状を有する、複数のトランジスタセグメントを具備する装置であって、
前記トランジスタセグメントの各々が、
前記ダイを通って垂直方向に延びる拡張したドレイン領域を含む半導体材料のピラーと、
前記ピラーの対向する側にそれぞれ配置された第１の誘電領域及び第２の誘電領域と、を含み、
前記第１の誘電領域は横方向において前記ピラーにより囲まれ、前記第２の誘電領域は横方向において前記ピラーを囲み、
さらに、前記トランジスタセグメントの各々は、
前記第１の誘電領域及び前記第２の誘電領域のそれぞれに配置された第１のフィールドプレート及び第２のフィールドプレートと、を含み、
前記複数のトランジスタセグメントは、複数のセクションに分けられており、
該複数のセクションにおける第１のセクションは、前記第２の横方向において並列関係に配置されたトランジスタセグメントの第１の行を含み、
前記複数のセクションにおける第２のセクションは、前記第２の横方向において並列関係に配置されたトランジスタセグメントの第２の行を含む、ことを特徴とする。
本発明の別の形態に係る装置は、各々が、ダイ上に設けられ、第１の横方向に延びる長さ及び第２の横方向に延びる幅を備えたレーストラック形状を有する、複数のトランジスタセグメントを具備する装置であって、
前記トランジスタセグメントの各々が、
前記ダイを通って垂直方向に延びる拡張したドレイン領域を含む半導体材料のピラーと、
前記ピラーの対向する側にそれぞれ配置された第１の誘電領域及び第２の誘電領域と、を含み、
前記第１の誘電領域は横方向において前記ピラーにより囲まれ、前記第２の誘電領域は横方向において前記ピラーを囲み、
さらに、前記トランジスタセグメントの各々は、
前記第１の誘電領域及び前記第２の誘電領域のそれぞれに配置された第１のフィールドプレート及び第２のフィールドプレートと、を含み、
前記複数のトランジスタセグメントは、複数のセクションに分けられており、
第１のセクションにおけるトランジスタセグメントは、第２のセクションにおけるトランジスタセグメントに対して前記第１の横方向においてシフトされ、
前記第１のセクションの行における前記トランジスタセグメントの各々は、前記第２のセクションにおける１対のトランジスタセグメントにより分離されており、該１対のトランジスタセグメントは、端と端とが接した関係により配置されており、
前記第１のセクション及び前記第２のセクションにおける前記トランジスタセグメントのうち交互に選択されたトランジスタセグメントの前記第２の誘電領域が併合されている、ことを特徴とする。
本発明の１つの形態に係るトランジスタは、半導体ダイと、
該半導体ダイを実質的に覆うように設けられた複数のトランジスタセグメントであって、各々が第１の横方向に延びる長さ及び第２の横方向に延びる幅を有し、かつ、前記長さが前記幅の少なくとも２０倍以上の大きさとなっている、複数のトランジスタセグメントと、を具備し、
前記トランジスタセグメントの各々が、
前記半導体ダイを通って垂直方向に延びる拡張したドレイン領域を含む半導体材料のピラーであって、前記第１の横方向及び前記第２の横方向に延びて、連続したレーストラック形状のリング又は楕円を形成するピラーと、
前記ピラーの対向する側にそれぞれ配置された第１の誘電領域及び第２の誘電領域と、を含み、
前記第１の誘電領域が横方向において前記ピラーにより囲まれ、前記第２の誘電領域が横方向において前記ピラーを囲み、
さらに、前記トランジスタセグメントの各々が、
前記第１の誘電領域及び前記第２の誘電領域のそれぞれに配置された第１のフィールドプレート及び第２のフィールドプレートと、を含み、
前記複数のトランジスタセグメントが、前記半導体ダイにおける対応するエリアに配置された２つ又はそれ以上のセクションに分割されている、ことを特徴とする。
本発明の別の特徴に係るトランジスタは、半導体ダイの上に作製されたトランジスタであって、
該半導体ダイにおける第１のエリアに配置されたトランジスタセグメントの第１のセクションと、
前記半導体ダイの前記第１のエリアに隣接した第２のエリアに配置されたトランジスタセグメントの第２のセクションと、を具備し、
前記第１のセクション及び前記第２のセクションにおける前記トランジスタセグメントの各々が、
前記ダイの上面の近くに配置されたソース領域と該ソース領域の下に配置された拡張したドレイン領域とを有する、垂直方向に延びる半導体材料のピラーであって、前記第１の横方向及び前記第２の横方向に延びて、連続したレーストラック状のリング又は楕円を形成するピラーと、
該ピラーの対向する側にそれぞれ配置された第１の誘電領域及び第２の誘電領域と、を含み、
前記第１の誘電領域が横方向において前記ピラーにより囲まれ、前記第２の誘電領域が横方向において前記ピラーを囲み、
さらに、前記第１のセクション及び前記第２のセクションにおける前記トランジスタセグメントの各々は、前記第１の誘電領域及び前記第２の誘電領域のそれぞれに配置された第１のフィールドプレート及び第２のフィールドプレートと、を含み、
前記第１のセクション及び前記第２のセクションにおける隣接するトランジスタセグメントの対の前記第２のフィールドプレートが、それぞれ分離されているか、又は、部分的に合併している、ことを特徴とする。
垂直ＨＶＦＥＴ構造体の例示的な側断面図である。 図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示す図である。 図２Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示す図である。 図３Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示す図である。 図４Ａに示された例示的なレイアウトの一部分の拡大図である。 垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示す図である。 垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示す図である。 垂直ＨＶＦＥＴ構造体のさらに別の例示的なレイアウトを示す図である。
以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造上の特徴、加工ステップ、その他などの特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細は、本発明を実施するのに必須ではない場合があることは理解されるであろう。また、各図における要素は説明上のものであり、分かりやすくするために縮尺通りには描かれていないことも理解すべきである。
図１は、Ｎ＋ドープシリコン基板１１上に形成されたＮ型シリコンの拡張ドレイン領域１２を含む構造を有する垂直ＨＶＦＥＴ１０の例示的な側断面を示している。基板１１は、高濃度にドープされ、完成デバイス内の基板の底部に位置するドレイン電極に流れる電流に対する抵抗を最小にする。１つの実施形態において、拡張ドレイン領域１２は、基板１１からシリコンウェーハの上面に延びるエピタキシャル層の一部である。Ｐ型ボディ領域１３と、Ｐ型領域１６によって横方向に分離されたＮ＋ドープのソース領域１４ａ及び１４ｂとが、エピタキシャル層の上面近くに形成される。図に示すように、Ｐ型ボディ領域１３は拡張ドレイン領域１２の上方に配置されて、当該拡張ドレイン領域をＮ＋ソース領域１４ａ及び１４ｂ並びにＰ型領域１６から垂直に分離する。
１つの実施形態において、拡張ドレイン領域１２を含むエピタキシャル層の一部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレイン領域を生成するために線形的に漸変される。この線形的漸変は、エピタキシャル層１２の上面下の或るポイントで終わることができる。
拡張ドレイン領域１２、ボディ領域１３、ソース領域１４ａ及び１４ｂ並びにＰ型領域１６は、集合的に、図１の例示的な垂直トランジスタ内のシリコン材料のメサ又はピラー１７（両用語は、本出願において同意語として使用される）を構成する。ピラー１７の両側に形成された垂直トレンチは、誘電領域１５を構成する誘電材料（例えば酸化物）の層で満たされる。ピラー１７の高さ及び幅、並びに隣接する垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。様々な実施形態において、メサ１７は、約３０μｍ〜１２０μｍ厚の範囲の垂直高さ（厚み）を有する。例えば、凡そ１ｍｍ×１ｍｍの寸法のダイ上に形成されたＨＶＦＥＴは、約６０μｍの垂直厚みを備えたピラー１７を有することができる。更なる実施例として、各辺が約２ｍｍ〜４ｍｍのダイ上に形成されたトランジスタ構造体は、凡そ３０μ厚のピラー構造体を有することができる。或る実施形態において、ピラー１７の横幅は、極めて高い降伏電圧（例えば６００〜８００Ｖ）を達成するために、確実に製造できる限り狭く（例えば、約０．４μｍ〜０．８μｍ幅）される。
別の実施形態においては、ピラー１７の横幅全体にわたってＮ＋ソース領域１４ａ及び１４ｂの間にＰ型領域１６を配列する（図１に示されるように）代わりに、ピラー１７の横方向長さにわたってピラー１７の上部にＮ＋ソース領域とＰ型領域とを交互に形成することができる。換言すれば、図１に示されたような所与の断面図は、断面が取られた場所に応じて、ピラー１７の横幅全体にわたって延びるＮ＋ソース領域１４又はＰ型領域１６の何れかを有することになる。こうした実施形態において、各Ｎ＋ソース領域１４は、Ｐ型領域１６の両側（ピラーの横方向長さに沿って）に隣接する。同様に、各Ｐ型領域１６は、Ｎ＋ソース領域１４の両側（ピラーの横方向長さに沿って）に隣接する。
誘電領域１５ａ及び１５ｂは、二酸化シリコン、窒化シリコン、又は他の適切な誘電材料を含むことができる。誘電領域１５は、熱成長及び化学蒸着法を含む様々な公知の方法を用いて形成することができる。フィールドプレート１９は、誘電層１５の各々内に配置され、基板１１及びピラー１７から完全に絶縁される。フィールドプレート１９を形成するのに使用される導電材料は、高濃度ドープのポリシリコン、金属（又は金属合金）、シリサイド、又は他の適切な材料を含むことができる。完成デバイス構造体において、フィールドプレート１９ａ及び１９ｂは、容量性プレートとして通常機能し、これを用いて、ＨＶＦＥＴがオフ状態にあるとき（すなわち、ドレインが高電圧電位にまで高くなったとき）に拡張ドレイン領域の電荷を空乏化することができる。１つの実施形態において、各フィールドプレート１９をピラー１７の側壁から分離する酸化物領域１５の横方向厚みは凡そ４μｍである。
垂直ＨＶＦＥＴトランジスタ８０のトレンチゲート構造体は、ゲート部材１８ａ及び１８ｂを備え、各ゲート部材は、フィールドプレート１９ａ及び１９ｂとボディ領域１３との間のピラー１７の両側の酸化物領域１５ａ及び１５ｂ内にそれぞれ配置される。高品質の薄い（例えば〜５００Å）ゲート酸化物層が、ゲート部材１８をボディ領域１３に隣接したピラー１７の側壁から分離する。ゲート部材１８は、ポリシリコン、又は何らかの他の適切な材料を含むことができる。１つの実施形態において、各ゲート部材１８は、横幅が凡そ１．５μｍ及び深さが約３．５μｍである。
ピラー１７の上部近くのＮ＋ソース領域１４及びＰ型ボディ領域１３は各々、通常の堆積、拡散、及び／又はインプラント処理を用いて形成できることは、当業者であれば理解するであろう。Ｎ＋ソース領域３８の形成後、ＨＶＦＥＴ１０は、従来の製造方法を用いて、ソース、ドレイン、ゲート、及びデバイスのそれぞれの領域／材料に電気的に接続するフィールドプレートを形成することによって完成することができる（明瞭にするために図示せず）。
図２Ａは、図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示している。図２Ａの平面図は、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを含む単一のディスクリートの垂直ＨＶＦＥＴを示す。２つのセクションは、ダミーシリコンピラー３２によって分離される。各セクション３０は、複数の「レーストラック」形のトランジスタ構造体又はセグメントを含み、各トランジスタセグメントは、誘電領域１５ａ及び１５ｂによって両側を囲まれたシリコンピラー１７を含む細長いリング又は楕円体を備える。ピラー１７自体は、ｘ及びｙ方向に横方向に延びて、連続した細長いレーストラック形のリング又は楕円体を形成する。誘電領域１５ａ及び１５ｂ内には、それぞれのゲート部材１８ａ及び１８ｂ並びにフィールドプレート１９ａ及び１９ｂが配置される。フィールドプレート１９ａは、丸みのあるフィンガーチップ区域（エリア）で何れの端部も終端する単一の細長い部材を備える。他方、フィールドプレート１９ｂは、ピラー１７を囲む拡大リング又は楕円体を備える。隣接するレーストラック構造体のフィールドプレート１９ｂは、これらが共通部材を側部で共有するように併合されて示されている。参照として、図１の断面図は、図２Ａの例示的なレイアウトの切断ラインＡ−Ａ’により得ることができる。
図２Ａの実施例において、レーストラック・トランジスタセグメントの各々は、凡そ１３μｍのｙ方向の幅（すなわちピッチ）、約４００μｍ〜１０００μｍの範囲のｘ方向の長さ、並びに約６０μｍのピラー高さを有する。換言すれば、セクション３０ａ及び３０ｂを備える個々のレーストラック・トランジスタセグメントの長さ対幅の比率は、約３０〜最大８０の範囲である。１つの実施形態において、各レーストラック形セグメントの長さは、そのピッチ又は幅よりも少なくとも２０倍大きい。
完成デバイスにおいて、個々のトランジスタセグメントのシリコンピラー１７の各々を相互接続するために、パターン形成された金属層を用いていることは当業者であれば理解されるであろう。すなわち、実際の実施形態においては、ソース領域、ゲート部材、及びフィールドプレートの全ては、それぞれダイ上の対応する電極に互いに配線される。図示の実施形態において、各セクション３０内のトランジスタセグメントは、ダイ２１の幅の実質的に全体にわたってｙ方向に並列関係で配列される。同様に、ｘ方向において、セクション３０ａ及び３０ｂのトランジスタセグメントの付加的な長さは、実質的にダイ２１の長さを超えて延びる。図２Ａの例示的なレイアウトにおいて、シリコンピラーを分離する誘電領域１５の幅、並びにフィールドプレートの幅は、半導体ダイ２１全体にわたって実質的に均一である。均一な幅及び分離距離を有するトランジスタセグメントのレイアウトは、誘電領域１５及びフィールドプレート１９を備える層を一致して堆積させるのに使用される加工ステップの後での空隙又は孔の形成を防止する。
図２Ｂは、図２Ａに示された例示的なレイアウトの一部分の拡大図である。明瞭にするために、トランジスタセグメントの各々のピラー１７及び誘電領域１５ｂのみが表されている。それぞれのトランジスタセグメント・セクション３０ａ及び３０ｂの誘電領域１５ｂの丸みのある端部区域（エリア）を分離するダミーシリコンピラー３２が示されている。換言すれば、ピラー１７を定めるために半導体基板内にエッチングされる深い垂直トレンチは、ダミーシリコンピラー３２もまた定める。１つの実施形態においては、ダミーシリコンピラー３２は、確実に製造できる限り小さくされたｘ方向の幅を有するように作らされる（すなわち、トランジスタセグメント・セクションを分離する）。
単一ダイＨＶＦＥＴをダミーシリコンピラー３２によって分離されたセクションに区分化する目的は、細長いレーストラック形のトランジスタセグメント内の長さ方向（ｘ方向）の応力緩和をもたらすことである。トランジスタデバイス構造体を２つ又はそれ以上のセクションに区分化又は分割すると、ダイの長さ全体にわたる機械的応力が緩和される。この応力は、ピラーの側面にある酸化物領域によって誘起され、通常、各レーストラックセグメントの丸みのある端部に集中する。したがって、トランジスタデバイス構造を２つ又はそれ以上のセクションに区分化することで機械的応力を緩和することにより、シリコンピラーの望ましくない反り、及び応力によって引き起こされるシリコンへの損傷（例えば転位）が回避される。
高度に区分化されたレイアウトにより得られる応力緩和と、導電面積の損失との間にトレードオフが存在することは理解される。区分化をより多くすると応力緩和がより大きくなるが、導電面積が犠牲になる。一般に、ピラーの垂直高さが高くなり、半導体ダイがより大きくなるほど、より多くのトランジスタセクション又はセグメントの数が必要となる。１つの実施形態においては、６０μｍの高さのピラーを有する２ｍｍ×２ｍｍダイでは、適正な応力緩和は、ダミーシリコンピラーによって分離された４つのレーストラック・トランジスタセクションを備え、各々が約１３μｍのピッチ（ｙ方向）及び約４５０μｍの長さ（ｘ方向）を有するレイアウトを利用して、約１オームのオン抵抗を有するＨＶＦＥＴで提供される。
別の実施形態においては、各ペアが異なるセクションに位置するレーストラック・トランジスタセグメントのペアを分離するためのシリコンのダミーピラーに換えて、異なる材料を含むダミーピラーを利用してもよい。ダミーピラーに使用される材料は、シリコンに近い熱膨張係数を有するか、シリコンピラーの側面にある誘電領域によって誘起される長さ方向の応力を緩和するように誘電領域の熱膨張係数と十分に異なる熱膨張係数を有する必要がある。
図３Ａは、図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示している。図３Ｂは、図３Ａに示された例示的なレイアウトの一部の拡大図であり、ピラー１７、酸化物領域１５ｂ、及び任意的なダミーシリコンピラー３３だけを示している。図２Ａ及び図２Ｂの実施形態と同様に、図３Ａ及び図３Ｂは、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを備えた、単一のディスクリートの垂直ＨＶＦＥＴを示す。しかしながら、図３Ａ及び図３Ｂの実施例においては、トランジスタセクション３０ａ及び３０ｂの酸化物領域１５ｂ及びフィールドプレート１９ｂで充填された深い垂直トレンチは重なり合い又は併合されて、区分化トランジスタセクションの間に小さい菱形のダミーシリコンピラー３３を残す。この実施形態においては、単一のダミーピラーが、２つのセクションにわたるトランジスタセグメントの隣接するペアの４つの丸みのある端部間の中心に配置される。図示の実施形態において、ダイ２１を含むトランジスタのセクション３０内のＮ個（Ｎは１より大きい整数）のレーストラックセグメント又は構造体毎に、合計Ｎ−１個のダミーピラー３３が存在する。
図４Ａは、図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示している。図４Ｂは、図４Ａに示された例示的なレイアウトの一部分の拡大図である。図４Ｂの拡大図においては明瞭にするために、ピラー１７及び酸化物領域１５ｂのみが示されている。この実施例においては、半導体ダイ２１のＨＶＦＥＴを備えるトランジスタセグメントは、各レーストラックセグメントの長さの半分だけ交互にシフトされた結果、上側トランジスタセクション４０ａと下側トランジスタセクション４０ｂとに交互に関連付けられたレーストラック・トランジスタセグメントが得られる。換言すれば、セクション４０aの列のトランジスタセグメントの各々は、セクション４０ｂのトランジスタセグメントのペアによって分離され、当該ペアはｘ方向に端と端とが接した関係で配列される。
セグメントの交互シフトは、セグメント長さのどのような割合でもよい点は理解される。換言すれば、セグメントのシフトは、長さの５０％すなわち半分に限定されない。種々の実施形態は、トランジスタセグメントの長さの０％より大きく１００％より小さい範囲の何れかのパーセンテージ又は割合だけ交互にシフトしたセグメントを備えることができる。
図４Ａ及び図４Ｂの実施例において、それぞれのセクション４０ａ及び４０ｂ内のトランジスタセグメントの交互するセグメントの誘電領域１５ｂが併合されている。図示の特定の実施形態において、異なる隣接セクションに関連するトランジスタセグメントの丸みのある端部は、隣接するセクションのフィールドプレート１９ｂが端部で併合（ｘ方向において）されるように重なり合い又は併合される。また、異なるセクションの交互するトランジスタセグメントのフィールドプレート１９ｂの延長された直線側面部分は、各セグメントの実質的な長さに沿って併合される。領域１５ｂ及び１９ｂは、それぞれのセクション間にダミーピラー（又は分離されたダミーシリコンピラー）の有無に関わらず併合することができる点は理解される。
上記の実施形態は特定のデバイスタイプに関連して説明してきたが、多くの修正及び変形が十分に本発明の範囲内に十分にあることを当業者であれば理解するであろう。例えば、ＨＶＦＥＴが説明されたが、図示の方法、レイアウト及び構造は、ショットキー、ダイオード、ＩＧＢＴ及びバイポーラ構造を含む他の構造及びデバイスタイプにも等しく適用することができる。したがって、当該明細書及び図面は、限定を意味するものではなく例証とみなすべきである。
１５ａ、１５ｂ 誘電領域
１７ シリコンピラー
１８ａ、１８ｂ ゲート部材
１９ａ、１９ｂ フィールドプレート
２１ 半導体ダイ
３０ａ 上側トランジスタセクション
３０ｂ 下側トランジスタセクション
３２ ダミーシリコンピラー

Claims (11)

  1. 各々が、ダイ上に設けられ、第１の横方向に延びる長さ及び第２の横方向に延びる幅を備えたレーストラック形状を有する、複数のトランジスタセグメントを具備する垂直トランジスタ装置であって、
    前記トランジスタセグメントの各々が、
    垂直方向に延びる拡張したドレイン領域の一部を含む半導体材料のピラーと、
    前記ピラーの対向する側にそれぞれ配置された第１の誘電領域及び第２の誘電領域と、
    を含み、
    前記第１の誘電領域は横方向において前記ピラーにより囲まれ、前記第２の誘電領域は横方向において前記ピラーを囲み、
    さらに、前記トランジスタセグメントの各々は、
    前記第１の誘電領域及び前記第２の誘電領域のそれぞれに配置された第１のフィールドプレート及び第２のフィールドプレートと、を含み、
    前記複数のトランジスタセグメントは、複数のセクションに分けられており、
    該複数のセクションにおける第１のセクションは、前記第２の横方向において並列関係に配置されたトランジスタセグメントの第１の行を含み、
    前記複数のセクションにおける第２のセクションは、前記第２の横方向において並列関係に配置されたトランジスタセグメントの第２の行を含み、前記第１の行の前記トランジスタの前記ピラーが前記第２の行の前記トランジスタの前記ピラーから前記第１の横方向において分離されており、
    前記第１のセクションの各トランジスタセグメントの前記第２の誘電領域が、前記第２のセクションの各トランジスタセグメントの前記第２の誘電領域と合体又は重なり合わされており、前記第１のセクションの各トランジスタセグメントの前記第２のフィールドプレートが前記第２のセクションの各トランジスタの前記第２のフィールドプレートと合体されていることを特徴とする装置。
  2. 前記第１のセクション及び前記第２のセクションの前記合体されるトランジスタセグメントが、前記合体されるトランジタセグメント間に位置する前記半導体材料の少なくとも１つのダミーピラー用のスペースを残している、請求項１に記載の装置。
  3. 前記第２の誘電領域が、前記第１の横方向の前記トランジスタの各端部に丸みのあるセクションを含んでいる、請求項１に記載の装置。
  4. 前記第１のフィールドプレート及び前記第２のフィールドプレートが、前記拡張したドレイン領域から完全に絶縁されており、
    前記第１のフィールドプレートが横方向において前記ピラーにより囲まれ、前記第２のフィールドプレートが横方向において前記ピラーを囲む、請求項１に記載の装置。
  5. 前記少なくとも１つのダミーピラーが、前記第１のセクションと前記第２のセクションとを分離する単一のダミーピラーを含む、請求項２に記載の装置。
  6. 前記単一のダミーピラーが、前記第１の横方向において、前記第１のセクション及び前記第２のセクションにおける各トランジスタセグメントの前記第２の誘電領域の丸みのある端部に隣接する、請求項５に記載の装置。
  7. 前記少なくとも１つのダミーピラーが複数のダミーピラーを含み、
    該複数のダミーピラーの各々が、前記第１のセクション及び前記第２のセクションにおけるトランジスタセグメントの第１及び第２の隣接するペアの丸みのある端部間の中心にそれぞれ配置されている、請求項２に記載の装置。
  8. 前記第１のセクション及び前記第２のセクションにおける前記トランジスタセグメントの前記長さと前記幅との比が、３０〜８０の範囲内にある、請求項１に記載の装置。
  9. 前記第１のセクション及び前記第２のセクションが、各々、前記ダイの幅の全体にわたって前記第２の横方向において延びており、前記第１のセクション及び前記第２のセクションが、連結して、前記ダイの長さの全体にわたって前記第１の横方向において延びている、請求項１に記載の装置。
  10. 前記ピラーが、更に、前記ダイの上面の近くに配置されたソース領域と、前記拡張したドレイン領域から前記ソース領域を垂直方向に分離するボディ領域と、を含む、請求項１に記載の装置。
  11. 前記ボディ領域に隣接する前記第１の誘電領域及び前記第２の誘電領域内に配置されたゲートを更に具備し、前記ゲートが、前記ボディ領域、前記第１のフィールドプレート及び前記第２のフィールドプレートから絶縁されている、請求項１０に記載の装置。
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