JPH01101663A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01101663A
JPH01101663A JP63233883A JP23388388A JPH01101663A JP H01101663 A JPH01101663 A JP H01101663A JP 63233883 A JP63233883 A JP 63233883A JP 23388388 A JP23388388 A JP 23388388A JP H01101663 A JPH01101663 A JP H01101663A
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JP
Japan
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polycrystalline silicon
electrode
etching
semiconductor device
etched
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JP63233883A
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Jung-In Hong
ジュン−イン　ホン
Byung-Deok Yoo
ビュンーデオク　ヨー
Tae-Hyuk Ahn
タエ−ヒュク　アン
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Samsung Semiconductor and Telecomunications Co Ltd
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Samsung Semiconductor and Telecomunications Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に関するものであって
、更に詳しくは、ＭＯ８型ＤＲＡＭの製造の際、キャパ
シタ用電極となる多結晶シリコンを傾斜食刻させること
により、上記多結晶シリコンの食刻パターンの周囲にシ
リコンの残余物が残留するのを防止して、半導体の製造
工程を短縮さぼることのできる半導体装置の製造方法に
関するものである。
従来のＭＯ３型ＤＲＡＭの製造方法は、第２図に示され
ているように、次の通りである。
先ず、Ｐ型車結晶のシリコン基板１上にフィールド酸化
膜２とキャパシタ誘電層（酸化膜）３を成長させた後、
第１Ｔ１極用の多結晶シリコン４を沈積する（第２図（
ａ　）参照）。
次に、プラズマ食刻方式やＲＩ　Ｅ　（Ｒｃａｃｔｉｖ
ｅＩ　ｏｎ　　Ｅ　ｔｃｈｉｎ（７）方式にて上記多結
晶シリコン４を限定食刻した後（第２図（ｂ）参照）、
残留する上記多結晶シリコン４上部に酸化膜６を成長さ
せる（第２図（Ｃ）参照）。
次に、シリコン基板１の前面にＭＯＳ　ｔ−ランジスタ
のゲート電極等となる第２電極用の多結晶シリコン５を
沈積して（第２図（ｄ　’）参照）、上記多結晶シリコ
ン５を限定食刻してＭＯ８型ＤＲＡＭを製造することに
なる。
このような従来のＤＲＡＭの製）前工程においては、次
のような問題点を有するようになる。
キ１？バシタの第１電極用多結晶シリコン４を限定食刻
する際、第１図に示されている第１電極用多結晶シリコ
ンの食刻パターン１１を使用してプラズマ食刻方式やＲ
ＴＥ方式にて食刻することになるため、上記多結晶シリ
コン４の食刻断面は第２図＜ｂ　＞において示されてい
るように、垂直構造を有するようになる。
ここに、酸化膜６を成長ざぜる以後の工程において形成
されることになる第２電極用多結晶シリコン５との絶縁
を与えることになるが、この際、上記多結晶シリコン４
の食刻面の下端においては、ｆｆ１２図（Ｃ）に示さて
いるように下部分が内側に引き退いた四部８が生じるよ
うになる。
上記凹部８は、食刻された多結晶シリコン４の抵抗を低
下せしめるために、その内部に不純物イオンを拡散させ
た上記多結晶シリコン４の表面と単結晶シリコン１の表
面における酸化膜の成長速度差により発生されるように
なる。
このようにつくられたシリコン基板１の全面に第２電極
用多結晶シリコン５を沈積して、上記多結晶シリコン５
をＲＴＥ方式で食刻してトランジスタのゲート等の第２
の電極等５−を形成することになるが、この際、第２図
（ｅ　）に図示されているように、上記四部８には第２
電極用多結晶シリコン５の残余物９が残留するようにな
る。
このような多結晶シリコンの残余物９は、第１図に図示
されているように、第１電極食刻用パターン１１の周囲
に沿って形成される凹部に残留するため、トランジスタ
のゲートとなる第２電極等５′を相互短絡状態をつくる
ようになる。
従って、上記多結晶シリコンの短絡現象を除去するため
には、別の残余物除去用パターン１２を覆い、上記多結
晶シリコンの残余物を除去ずべく付加的工程が追加され
半導体製造工程上の複雑化を招くようになった。
本発明は、このような従来の製造工程上の問題点を解消
することのできるものであって、本発明の目的は、第１
電極用多結晶シリコンを限定食刻した後、食刻パターン
周囲で形成される多結晶シリコンの残余物が生じないよ
うにすることにより、半導体の製造工程を単純化させ、
かつ生産単価を節減できる半導体装置の製造方法を提供
するにある。
本発明の特徴は、キャパシタの第１電極用多結晶シリコ
ンの食刻時、上記多結晶シリコン上に障壁酸化膜を成長
させ、不純物イオンを注入した後に上記障壁酸化膜を除
去した後、上記第１電極用多結晶シリコンを傾斜食刻さ
れるようにし、上記多結晶シリコンを熱処理した後、キ
トバシタとトランジスタ領域の酸化膜をそれぞれ差等成
長させ、上記差等酸化股上に第２電極多結晶シリコンを
沈積させて食刻せしめることにより、第１電極用多結晶
シリコン食刻パターンの周囲にシリコンの残余物が生じ
るようになり、アクティブ領域が容易となる半導体装置
の製造工程にある。
本発明の１実施例を添付された図面に従い詳細に述べる
と次のようである。
第３図において示されるごとく、Ｐ型のシリコン基板１
上にそれぞれの素子等を分離させるためのフィールド酸
化膜２を成長させた後、キャパシタ誘電層（ｗＩ化膜）
３を成長させ、その上にキャパシタの第１電極用多結晶
シリコン４を沈積する（第３図（ａ　）参照）。
次に、５００Ａ程度の障壁酸化膜１０を成長させた後、
上記第１電極用多結晶シリコン４の抵抗値を調節するた
めの不純物イオンを注入する（第３図（ｂ）参照）。
次に、−上記障壁酸化膜１０を除去し、フォトマスクを
利用して第１電極用多結晶シリコン４を食刻する。この
際、上記多結晶シリコン４をそれに注入された不純物イ
オン濃度の分布に伴う衝撃分布度により傾斜食刻される
（第３図〈ｃ）参照〉。
しかも、上記乾式食刻工程時、従来の工程において行わ
れていた注入不純物イオンを拡散させる工程を経ず、不
純物イオンの注入された状態でＣＩ基のガスを添加して
そのまま食刻するようになるので、傾斜食刻角度の調節
を容易ならしめ、かつ効果的となる。
これに対する傾斜食刻部分の拡大図が第４図（ｂ）に図
示されている。
一方、上記多結晶シリコン４の表面に障壁酸化膜１０を
成長させずに直に不純物イオンを注入して食刻すること
も可能であるが、この時には第４図＜ａ　）において図
示されているごとく、傾斜面の上部分に垂直状の段部４
−が生じるようになるため、以後の工程において形成さ
れるキャパシタの絶縁用の厚い酸化膜６が他の部分より
も薄く形成されて、第１，２電極用多結晶シリコン４．
５間の絶縁が不安定となる。
更に、上記障壁酸化ｇ１１０上に注入される不純物イオ
ンのエネルギーが大となるほど、第１電極用多結品シリ
コン４の内部に分布される不純物の濃度によりその衝撃
分布が深まるため、この際は上記障壁酸化膜１０の厚さ
が厚くならなければならない。
一例をあげれば、不純物イオンがＰ（リン）であり、注
入エネルギーが４０　ｋｃＶである場合は、上記障壁酸
化膜の厚さを５００Ａ程度になるようにするのが適当で
ある。
次に、不純物イオンを注入するだけで処理された上記多
結晶シリコン４の抵抗値を低下せしめるために、Ｎ２雰
囲気で９５０℃で３０分間熱処理工程を行い、十分に不
純物が再分布されるようにする。
次に、差等酸化膜の成長工程を通してキャパシタと第２
電極間には十分に絶縁をするために厚い酸化膜６を成長
させ、ＭＯＳトランジスタが形成されるアクティブ領域
では薄い酸化９３７を形成させてアクティブ領域におけ
るオーブンが容易になるようにする（第３図（ｄ　）参
照）。
この際、上記酸化膜６，７の厚さ比は４：１ないし５：
１となるようにするのが理想的である。
次に、シリコンの全面にトランジスタのゲート電極等よ
りなる第２電極用多結晶シリコン５を沈積した後（第３
図（ｅ）参照）、ゲート電極５′等を形成するための写
真食刻工程を経てＭＯ３型ＤＲＡＭを製造するようにな
る。
この際、第２電極用多結晶シリコン５を食刻するための
食刻パターンの周囲には、上記多結晶シリコン５の残余
物が残らないようになるので、別の残余物除去工程が必
要でなくなる。
以上で述べた通り、本発明は第１電極用多結晶シリコン
を食刻する際、イオン注入の調節を通して傾斜食刻され
るようにすることにより、その上に形成される第２電極
用多結晶シリコンを食刻させた後にシリコンの残余物が
残らないようになることにより、別のシリコン残余物の
除去工程が不必要となり、しかも多結晶シリコンを傾斜
食刻するだめのイオン注入工程を通して多結晶シリコン
の抵抗値を調節することができるため、別の不純物拡散
工程が必要でなくなるなど、半導体装置の製造工程が単
純化されるともに生産費が節減される効果を有するもの
である。
【図面の簡単な説明】
第１図は、従来のＭＯ３型ＤＲＡＭの平面図、第２図は
、従来のＭＯ８型ＤＲＡＭの製造方法を説明するための
各工程別の垂直断面図、第３図は、本発明のＭＯ８型Ｄ
ＲＡＭの製造方法を説明するための各工程別の垂直断面
図、第４図（ａ　）、（ｂ）は、本発明の傾斜食刻部分
の拡大図である。 １・・・単結晶シリコン基板 ２・・・フィールド酸化膜 ３・・・キャパシタ誘電層 ４・・・第１電極用多結晶シリコン ５・・・第２電極用多結晶シリコン ６．７・・・酸化膜 １０・・・障壁酸化膜 第１図 第２図 第３図 ］ 第４図（ａ） 第４図（ｂ）

Claims (4)

    【特許請求の範囲】
  1. （１）半導体装置の製造方法において、 多結晶シリコン４上に障壁酸素膜１０を成長させ、不純
    物イオンを注入した後、上記障壁酸素膜１０を除いた後
    、上記多結晶シリコン４を傾斜食刻する工程と、 傾斜食刻された上記多結晶シリコン４を熱処理して注入
    された不純物を再分布する工程と、キャパシタ絶縁領域
    の酸化膜６とアクティブ領域の酸化膜７を差等成長させ
    てアクティブ領域のオープンを容易せしめる工程と、 からなることを特徴とする半導体装置の製造方法。
  2. （２）上記多結晶シリコン４の食刻工程中、ＣＩ基を含
    むガスを添加して傾斜角度を調節することを特徴とする
    請求項１記載の半導体装置の製造方法。
  3. （３）上記熱処理工程が窒素（Ｎ＿２）雰囲気において
    、９５０℃で３０分間実施されることを特徴とする請求
    項１記載の半導体装置の製造方法。
  4. （４）上記差等酸素膜６、７の厚さの比が４：１〜５：
    １となることを特徴とする請求項１記載の半導体装置の
    製造方法。
JP63233883A 1987-09-21 1988-09-20 半導体装置の製造方法 Pending JPH01101663A (ja)

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KR87-10445 1987-09-21
KR1019870010445A KR900005871B1 (ko) 1987-09-21 1987-09-21 반도체 메모리소자의 제조방법

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