JPH0350730A - 半導体装置 - Google Patents
半導体装置Info
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は、半導体装置における配線接続に関する。
［従来の技術］
従来の半導体装置における配線接続構造は、シリコン基
板に形成された拡散層あるいは、多結晶シリコン層ある
いは、アモルファスシリコン層上に、連続スパッター法
により形成されたＴｉ、ＴｉＮ、Ａｌ−３ｉの三層構造
であった。
板に形成された拡散層あるいは、多結晶シリコン層ある
いは、アモルファスシリコン層上に、連続スパッター法
により形成されたＴｉ、ＴｉＮ、Ａｌ−３ｉの三層構造
であった。
［発明が解決しようとする課題］
しかし、上述の従来技術では、ＴｉＮのピンホールが存
在し、ＡＩのスパイクにより拡散層が破壊され、リーク
の原因となった。又、多結晶シリコンとＡＩの接続では
、多結晶シリコンへのＡｌの侵入が起き、Ｇａｔｅ膜不
良を引き起こす事があった。さらに、アモルファスシリ
コンを用いた場合は、前述、拡散層より破壊が顕著に現
われ絶縁性が損われる場合が多くみられると言う問題を
有する。
在し、ＡＩのスパイクにより拡散層が破壊され、リーク
の原因となった。又、多結晶シリコンとＡＩの接続では
、多結晶シリコンへのＡｌの侵入が起き、Ｇａｔｅ膜不
良を引き起こす事があった。さらに、アモルファスシリ
コンを用いた場合は、前述、拡散層より破壊が顕著に現
われ絶縁性が損われる場合が多くみられると言う問題を
有する。
本発明は、このような問題を解決するもので。
その目的とするところは、配線接続における、Ａｔのス
パイクによるリークを防止し、バリア性の向上による安
定した配線接続を得ることが可能な半導体装置を提供す
るところにある。
パイクによるリークを防止し、バリア性の向上による安
定した配線接続を得ることが可能な半導体装置を提供す
るところにある。
［課題を解決するための手段］
本発明の半導体装置は、シリコンあ・るいは、多結晶シ
リコン層あるいは、アモルファスシリコン層を有し、該
、シリコンあるいは、多結晶シリコン層あるいは、アモ
ルファスシリコン層上には、酸素プラズマあるいは、オ
ゾンガスにより表面が酸化処理された金属チッ化膜層を
有し、該、金属チッ化膜層上にはＭｅｔａ１層があるこ
とを特徴とする。
リコン層あるいは、アモルファスシリコン層を有し、該
、シリコンあるいは、多結晶シリコン層あるいは、アモ
ルファスシリコン層上には、酸素プラズマあるいは、オ
ゾンガスにより表面が酸化処理された金属チッ化膜層を
有し、該、金属チッ化膜層上にはＭｅｔａ１層があるこ
とを特徴とする。
［実 施 例］
第１図は、本発明の実施例における半導体装置の断面図
を示す、第２図、第３図は、本発明の他の実施例におけ
る半導体装置の断面図を示す。
を示す、第２図、第３図は、本発明の他の実施例におけ
る半導体装置の断面図を示す。
以下、本発明の実施例を詳細に説明する。
まず、シリコン基板１０１上に酸化膜１０２を形成し、
その後、高濃度に不純物拡散された多結晶シリコン層１
０３を形成し、該、多結晶シリコン層１０３上に気相成
長法により眉間絶縁膜１０４を形成し、その後、多結晶
シリコン層１０３上をフォトリソ技術及びエツチング技
術によりシリコン酸化膜を除去する。その後、多結晶シ
リコン層１０３上の開孔部に、気相成長法によりアモル
ファスシリコン層１０５を形成し、その後、スパッター
法により、Ｔｉ層１０６、ＴｉＮ［１０７を連続スパッ
タする。その後、酸素プラズマ２００Ｗ３０秒程度でＴ
ｉＮＮ１０７の酸化処理１０８を行ない、ＴｉＮ層のピ
ンホールを低減させる。その後、スパッタ法によりＡｌ
−３ｉｌ。
その後、高濃度に不純物拡散された多結晶シリコン層１
０３を形成し、該、多結晶シリコン層１０３上に気相成
長法により眉間絶縁膜１０４を形成し、その後、多結晶
シリコン層１０３上をフォトリソ技術及びエツチング技
術によりシリコン酸化膜を除去する。その後、多結晶シ
リコン層１０３上の開孔部に、気相成長法によりアモル
ファスシリコン層１０５を形成し、その後、スパッター
法により、Ｔｉ層１０６、ＴｉＮ［１０７を連続スパッ
タする。その後、酸素プラズマ２００Ｗ３０秒程度でＴ
ｉＮＮ１０７の酸化処理１０８を行ない、ＴｉＮ層のピ
ンホールを低減させる。その後、スパッタ法によりＡｌ
−３ｉｌ。
９を形成し、）オドリソ技術及びエツチング技術により
所望のパターンに加工する。
所望のパターンに加工する。
以上の工程を経て、本発明の実施例における半導体装置
の配線接続が完成する。上記、実施例のＴｉＮ層１０７
上への酸化処理は、酸素プラズマ処理について説明した
が、オゾン１００％の雰囲気中にて１０分程度処理し、
シリコン基板は１００℃で３０分程度放置することによ
り、上記、酸素プラズマ処理と同様の効果が得られる。
の配線接続が完成する。上記、実施例のＴｉＮ層１０７
上への酸化処理は、酸素プラズマ処理について説明した
が、オゾン１００％の雰囲気中にて１０分程度処理し、
シリコン基板は１００℃で３０分程度放置することによ
り、上記、酸素プラズマ処理と同様の効果が得られる。
第２図は、本発明の他の実施例における半導体装置の断
面図である。すなわち、シリコン基板２０１上にイオン
打込み法を用いてＮ０拡散層２０２を形成し、その後、
シリコン酸化膜を気相成長法により眉間絶縁膜２０３を
形成し配線接続部分をフォトリソ技術及びエツチング技
術によりシリコン酸化膜を除去する。その後、Ｔｉ層２
０４、ＴｉＮ層２０５、ＴｉＮ層の酸化処理２０６、Ａ
ｌ−５ｉ層２０６の形成方法は、第１図と同様である。
面図である。すなわち、シリコン基板２０１上にイオン
打込み法を用いてＮ０拡散層２０２を形成し、その後、
シリコン酸化膜を気相成長法により眉間絶縁膜２０３を
形成し配線接続部分をフォトリソ技術及びエツチング技
術によりシリコン酸化膜を除去する。その後、Ｔｉ層２
０４、ＴｉＮ層２０５、ＴｉＮ層の酸化処理２０６、Ａ
ｌ−５ｉ層２０６の形成方法は、第１図と同様である。
第３図は、本発明のさらに他の実施例における半導体装
置の断面図である。シリコン基板３０１上に酸化膜３０
２を形成し、その後、高濃度に不純物拡散された多結晶
シリコン層３０３を形成し、該、多結晶シリコン層３０
３上に気相成長法により層間絶縁膜３０４を形成し、配
線接続部分をフォトリソ技術及びエツチング法によりシ
リコン酸化膜を除去する。その後、Ｔｉ層３０５、Ｔｉ
Ｎ層３０６、ＴｉＮ層の酸化処理３０７．Ａｌ−５ｉ層
３０８の形成方法は、第１図、第２図と同様である。又
、第１図、第２図、第３図ではＴｉＮ層で説明したが、
タングステン等でも構わない。
置の断面図である。シリコン基板３０１上に酸化膜３０
２を形成し、その後、高濃度に不純物拡散された多結晶
シリコン層３０３を形成し、該、多結晶シリコン層３０
３上に気相成長法により層間絶縁膜３０４を形成し、配
線接続部分をフォトリソ技術及びエツチング法によりシ
リコン酸化膜を除去する。その後、Ｔｉ層３０５、Ｔｉ
Ｎ層３０６、ＴｉＮ層の酸化処理３０７．Ａｌ−５ｉ層
３０８の形成方法は、第１図、第２図と同様である。又
、第１図、第２図、第３図ではＴｉＮ層で説明したが、
タングステン等でも構わない。
［発明の効果］
以上、述べたように本発明によれば、ＴｉＮのピンホー
ルが低減し、配線接続時にＡ１のスパイクによる拡散層
破壊やアモルファスシリコン層破壊によるリークが防止
でき、バリア性の向上による安定した高品質な配線接続
が可能となる。
ルが低減し、配線接続時にＡ１のスパイクによる拡散層
破壊やアモルファスシリコン層破壊によるリークが防止
でき、バリア性の向上による安定した高品質な配線接続
が可能となる。
第１図は、本発明の半導体装置の一実施例を示す断面図
、第２図及び第３図は、本発明の半導体装置の他の実施
例を示す断面図。 １０１．２０１．３０１・・シリコン基板１０２．３０
２・・・・・・酸化膜 ２０２・・・・・・・・・・Ｎ４拡散層１０３．３０３
・・・・・・多結晶シリコン層１０４．２０３．３０４
・・層間絶縁膜１０５・・・・・・・・・・アモルファ
スシリコン層 １０６．２０４．３０５・・Ｔｉ層 １０７．２０５．３０６・・ＴｉＮ層 １０８． ２０６． ３０７ ・ ・酸化処理膜 １０９． ２０７゜ ３０８ ・ ・Ａｌ−３ｉ層 以 上
、第２図及び第３図は、本発明の半導体装置の他の実施
例を示す断面図。 １０１．２０１．３０１・・シリコン基板１０２．３０
２・・・・・・酸化膜 ２０２・・・・・・・・・・Ｎ４拡散層１０３．３０３
・・・・・・多結晶シリコン層１０４．２０３．３０４
・・層間絶縁膜１０５・・・・・・・・・・アモルファ
スシリコン層 １０６．２０４．３０５・・Ｔｉ層 １０７．２０５．３０６・・ＴｉＮ層 １０８． ２０６． ３０７ ・ ・酸化処理膜 １０９． ２０７゜ ３０８ ・ ・Ａｌ−３ｉ層 以 上
Claims (1)
- シリコンあるいは、多結晶シリコン層あるいは、アモル
ファスシリコン層を有し、該シリコンあるいは、多結晶
シリコン層あるいは、アモルファスシリコン層上には、
酸素プラズマあるいはオゾンガスにより表面が酸化処理
された金属チッ化膜層を有し、該、金属チッ化膜層上に
は金属層がある構造を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185359A JP3066031B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185359A JP3066031B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350730A true JPH0350730A (ja) | 1991-03-05 |
| JP3066031B2 JP3066031B2 (ja) | 2000-07-17 |
Family
ID=16169414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185359A Expired - Lifetime JP3066031B2 (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066031B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594965A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| JPH0594969A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| KR100274748B1 (ko) * | 1996-12-30 | 2001-01-15 | 김영환 | 반도체소자의 장벽 금속막 형성방법 |
| KR100318433B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 강유전체 메모리 소자의 국부배선 형성 방법 |
| KR100401498B1 (ko) * | 2001-01-11 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 배리어층 형성방법 |
-
1989
- 1989-07-18 JP JP1185359A patent/JP3066031B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594965A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| JPH0594969A (ja) * | 1991-10-01 | 1993-04-16 | Sharp Corp | 半導体装置の製造方法 |
| KR100274748B1 (ko) * | 1996-12-30 | 2001-01-15 | 김영환 | 반도체소자의 장벽 금속막 형성방법 |
| KR100318433B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 강유전체 메모리 소자의 국부배선 형성 방법 |
| KR100401498B1 (ko) * | 2001-01-11 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 배리어층 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3066031B2 (ja) | 2000-07-17 |
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Legal Events
| Date | Code | Title | Description |
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