JPH01102660A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＩＣカードの１種であるメモリカード、特
に改良したＩ／Ｏバス式メモリカードに関するものであ
る。

〔従来の技術〕

メモリカードは、パソコンな初めとして種々の応用が期
待でき、用途に応じて直結バス式とＩ／Ｏバス式に大別
される。

第３図は、例えば社団法人日本電子工業振興会協会パー
ソナルコンピュータ「ＩＣメモリカード調査部会報告書
（パソコン用メモリカードの標準化への提案）」に開示
された従来のＩ／Ｏバス式メモリカードを示すブロック
図である。このメモリカードは、マイコンの入出力バス
（共に図示しない）に容易に接続できるインターフェー
ス・コネクタｌと、種々の情報すなわちデータ信号例え
ばり。−Ｄ７が書込まれ或は読出されるメモリチップ２
と、これらインターフェース・コネクタ１とメモリチッ
プ２の間に接続され、メモリチップ２のアクセスすべき
アドレス信号例えばＡ。−Ａ、　、　Ａ３−Ａｌ５”　
１６−　Ａ２３　”格納するそれぞれアドレスレジスタ
ＡＲＩ、　ＡＩ’Ｌ２．　ＡＲ３などを含む制御回路３
と、電源電圧低下時に使用されるバンクアップ用電池４
と、インターフェース・コネクタ１とバックアップ用電
池４０間に接続され１通常はインターフェース・コネク
タ１を介して供給される電源電圧”ＣＣをメモリチップ
２および制御回路３へ供給するが、を原電圧■。０が例
えば４．２ｖよりも低下した時にバックアップ用電池４
に切替える電源制御回路６とを備えている。なお、イン
ターフェース・コネクタ１と制御回路３は制御線ＣＬＩ
およびデータ／アドレス・バスＤＡＢで一相互接続され
、またメモリチップ２と制御回路３は制御線ＣＬ２　、
アドレス・バスＡＢおよびデータ・バスＤＢで相互接続
されている。

従来のメモリカードは上述したように構成されており、
インターフェース・コネクタ１から制御線ＣＬＩ　を通
して下記の表に示すセレクト信号Ｓ１．Ｓｏ、読出しパ
ルスＲ，書込みパルスＷが送られて来ると、その組み合
わせて応じて制御回路３は表に示された動作を行う。ま
た、この動作な時系列的に示したものが第４図である。

この第４図から明らかなように、書込み動作と読出し動
作のどちらも、１バイトのメモリアクセス毎に４つの書
込みパルス、或は３つの書込みパルスと１つの読出しパ
ルスの合計４パルスを必要とする。

〔発明が解決しようとする問題点〕

従来のメモリカードでは、１バイトの書込み動作または
読出し動作毎に必ず３個のアドレスレジスタへのアドレ
ス信号の書込みサイクルとメモリチップへの１つの書込
みサイクルまたは読出しサイクル、合計４サイクル要し
、これはアドレス信号の１つの書込みサイクルとメモリ
チップへの１つの書込みサイクルまたは読出しサイクル
、合計２サイクルしか要さない直結バス式メモリカード
に比べてアクセス時間が長いという問題点があった。

この発明はこのような問題点を解決するためになされた
もので、アクセス時間を短くした改良型の工／Ｏバス式
メモリカードを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカードは、アドレスレジスタにイ
ンクリメント機能を付加し、外部から印加される信号に
よシ、１バイトの書込み／読出し動作時には前記インク
リメント機能を無効にするが、シーケンシャルな複数の
書込み／読出し動作時には前記インクリメント機能を有
効にするようにしたものである。

〔作用〕

この発明においては、シーケンシャル書込み／読出し動
作時に、アドレスレジスタが自動的にインクリメントす
るかしないかを制御できるようにしたことにより、アク
セス時間を短くできる。

〔実施例〕

第１図はこの発明の一実施例の一部すなわちア）”Ｌ／
スＡ。−Ａ７に関連したアドレスレジスタ部分のみを示
す回路図である。図において、第３図のメモリチップ２
．制御回路３、アドレスレジスタＡＲＩ　、制御線ＣＬ
Ｉ　、Ｃｕ２にそれぞれ相当するものには添字Ａを付け
た。この実施例において、制御線ＣＬＩＡはセレクト信
号Ｓ１．Ｓ。、書込みパルスＷに加えてインクリメント
信号ＩＮＣをそれぞれ供給するライン９，／Ｏ，１１．
１２から成る。

プリセットできかつカウントアツプする機能を持つアド
レスレジスタＡＲＩＡは、ラインＩＩＫ接続されて書込
みパルスＷが供給されるロード入力端子ＬＩおよび後述
するカウントアツプ入力端子ＣＩを有する。第１　ＡＮ
Ｄ回路１ａは、その反転入力端子がライン１１に接続さ
れかつ非反転入力端子がそれぞれライン９，／Ｏ．１２
に接続され、次のメモリアクセス動作に備えて、セレク
ト信号Ｓ１．Ｓｏが共に′Ｌ”でインクリメント信号Ｉ
ＮＣも”ｌ”の時、書込みパルスＷの立下が９後アドレ
スレジスタＡＲＩＡにカウントアツプ信号を供給する。

この第１　ＡＮＤ回路１３の出力側とアドレスレジスタ
ＡＲＩＡのカウントアツプ入力端子ＣＩとの間には、書
込みパルスＷの立下がり後にカウントアツプ信号を出力
する回路例えばワンショットマルチバイブレータ１４が
接続されている。第２　ＡＮＤ回路１５は、その非反転
入力端子がそれぞれライン９，／Ｏ．１１に接続される
と共にその出力側が制御線ＣＬ２Ａによってメモリチッ
プ２人に接続され、セレクト信号Ｓ１．Ｓｏが共に１″
の時にメモリチップ２人に書込みパルスＷを供給する。

なお、第１図は書込みパルスＷの関連部分のみを示して
おり、読出しパルスＲについても第１図と同様である。

上述したように構成されたこの発明のメモリカードでも
、１バイトの書込み／読出し動作は従来のメモリカード
の場合と全く同じである。しかしながら、最初の１バイ
トの書込み動作の次の１バイトの書込み動作時すなわち
シーケンス書込み動作時には、Ｌバイト書込み動作時と
シーケンシャル書込み動作時の各部の信号のタイムチャ
ート図である第２Ａ図から明らかなように、セレクト信
号Ｓ１．８０およびインクリメント信号ＩＮＣが′１″
であるので、１バイト書込み動作時の書込みパルスＷの
立下がり後筒１　ＡＮＤ回路１３は回路１４を通してカ
ウントアツプ入力端子ＣＩへカウントアツプ信号を供給
し、もってアドレスレジスタＡＲＩＡのアドレスを＋１
インクリメントさせる。

これに引続いて、第２　ＡＮＤ回路１６はシーケンシャ
ル書込み動作時の書込みパルスＷの立上がりでデータ信
号り。−Ｄ７をメモリチップ２人に書込ませる。なお、
アドレスレジスタＡＲＬＡをインクリメントさせたくな
い場合はインクリメント信号ＩＮＣを′０”にすれば良
い。また、第２Ｂ図は、１バイト読出し動作時とシーケ
ンシャル読出し動作時の各部の信号のタイムチャート図
である。

なお、上述した実施例では、インクリメント信号ＩＮＣ
の印加を実際にインクリメントする１つ前のサイクルで
行っているが同じサイクルにしても良い。またインクリ
メント信号をパルスにして１つ前のサイクルの最後に出
力したり同じサイクルの最初に出力したシさせることも
できる。

〔発明の効果〕

以上、詳述したように、この発明は、アドレスレジスタ
にインクリメント機能を付加し、外部から印加される信
号によシ、１バイトの書込み／読出し動作時には前記イ
ンクリメント機能を無効罠するが、シーケンシャルな複
数の書込み／読出し動作時には前記インクリメント機能
を有効にするようにしたので、アクセス時間が短い従っ
て高速のメモリカードが得られるという効果を奏する。

【図面の簡単な説明】

第り図はこの発明の一実施例におけるアドレスレジスタ
部分の回路図、第２Ａ図および第２Ｂ図は実施例各部の
信号のタイムチャート図、第３図は従来のＩ／Ｏバス式
メモリカードを示すブロック図、第４図は第３図のメモ
リカード各部の信号のタイムチャート図である。 図において、（２人）はメモリチップ、（ＡＲＩＡ）は
アドレスレジスタ、（１３）は第Ｌ　ＡＮＤ回路、（１
５）は第２　ＡＮＤ回路である。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人　　曾　　我　　道　　照 手続補正書 昭和６３年３　月２８日

Claims (2)

【特許請求の範囲】
1. （１）　データ信号が書込まれ或は読出されるメモリチ
   ツプおよび前記データ信号のアドレス信号を格納するア
   ドレスレジスタを備えたＩ／Ｏバス式メモリカードにお
   いて、前記アドレスレジスタにインクリメント機能を付
   加し、外部から印加される信号により、１バイトの書込
   み／読出し動作時には前記インクリメント機能を無効に
   するが、シーケンシヤルな複数の書込み／読出し動作時
   には前記インクリメント機能を有効にすることを特徴と
   するメモリカード。
2. （２）　インクリメント機能は、セレクト信号Ｓ＿１、
   Ｓ＿０，書込みパルスＷまたは読出しパルスＲ、および
   インクリメント信号ＩＮＣの印加によつてアドレスレジ
   スタへのカウントアツプ信号の供給、停止を制御する第
   １ＡＮＤ回路により、達成されることを特徴とする特許
   請求の範囲第１項記載のメモリカード。