JPH01103864A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01103864A JPH01103864A JP62261429A JP26142987A JPH01103864A JP H01103864 A JPH01103864 A JP H01103864A JP 62261429 A JP62261429 A JP 62261429A JP 26142987 A JP26142987 A JP 26142987A JP H01103864 A JPH01103864 A JP H01103864A
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- JP
- Japan
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- electrode
- region
- type
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置分野に利用される。
本発明は半導体装置に関し、特に半導体層と電極または
配線との接続に関する。
配線との接続に関する。
半導体層とこの半導体層に接して設けられた電極または
配線を備えた半導体装置にふいて、前記半導体層と前記
電極または配線との少なくとも一つの接触部分にＵ字形
状に凹部を設けることにより、 接触抵抗値を減少させたものである。
配線を備えた半導体装置にふいて、前記半導体層と前記
電極または配線との少なくとも一つの接触部分にＵ字形
状に凹部を設けることにより、 接触抵抗値を減少させたものである。
第３図は従来の半導体装置として、ＮチャネルＭＯＳト
ランジスタの一例を示す模式的断面図である。第３図に
示すように、ｎ゛型トドレイン領域２ドレイン電極６お
よびｎ゛゛ソース領域３とソース電極７との接触部のｎ
＋型ドレイン領域２およびｎ＋型ソース領域３の表面は
凹部のない平坦な形状となっている。
ランジスタの一例を示す模式的断面図である。第３図に
示すように、ｎ゛型トドレイン領域２ドレイン電極６お
よびｎ゛゛ソース領域３とソース電極７との接触部のｎ
＋型ドレイン領域２およびｎ＋型ソース領域３の表面は
凹部のない平坦な形状となっている。
なお、第３図において、１はＰ型シリコン基板、４はゲ
ート酸化膜、５はゲート電極、８は酸化膜である。
ート酸化膜、５はゲート電極、８は酸化膜である。
前述した従来の半導体装置においては、半導体層と電極
または配線との接触部分は平坦な接触構造となっている
ため、半導体層内の電流が、半導体表面と平行な方向に
流れる場合に、前記接触部分の半導体層側が電極または
配線金属より高抵抗であるため、接触部分の全体に均一
な電流が流れず、半導体層内の電流径路が最短となるよ
うな径路に片寄って電流が流れる。
または配線との接触部分は平坦な接触構造となっている
ため、半導体層内の電流が、半導体表面と平行な方向に
流れる場合に、前記接触部分の半導体層側が電極または
配線金属より高抵抗であるため、接触部分の全体に均一
な電流が流れず、半導体層内の電流径路が最短となるよ
うな径路に片寄って電流が流れる。
例えば、第３図に示したＭＯＳ）ランリスタにおいては
、ドレイン電流がソース電極７からｎ゛゛ソース領域３
、ゲート電極５下のチャネル領域およびｎ＋型トドレイ
ン領域２通ってドレイン電極６へと流れる。この場合、
ｎ゛゛ソース領域３およびｎ＋＋ドレイン領域２内のド
レイン電流に対する半導体直列抵抗の値は、ゲート電極
５からの距離に応じて大きくなり、結果として電流はゲ
ート電極５に最も近い部分すなわち第３図の電流集中部
１０に集中する。この結果、この接触部分の電気的な接
触抵抗値は大きくなり、特性が悪くなる。
、ドレイン電流がソース電極７からｎ゛゛ソース領域３
、ゲート電極５下のチャネル領域およびｎ＋型トドレイ
ン領域２通ってドレイン電極６へと流れる。この場合、
ｎ゛゛ソース領域３およびｎ＋＋ドレイン領域２内のド
レイン電流に対する半導体直列抵抗の値は、ゲート電極
５からの距離に応じて大きくなり、結果として電流はゲ
ート電極５に最も近い部分すなわち第３図の電流集中部
１０に集中する。この結果、この接触部分の電気的な接
触抵抗値は大きくなり、特性が悪くなる。
特に、最近における浅い拡散層を有する半導体装置、お
よび大電流用半導体装置においては、前記接触抵抗が無
視できなくなり、半導体装置の特性に悪影響を及ぼす欠
点があった。
よび大電流用半導体装置においては、前記接触抵抗が無
視できなくなり、半導体装置の特性に悪影響を及ぼす欠
点があった。
本発明の目的は、前記の欠点を除去することにより、半
導体層と電極または配線との接触抵抗値を低減した半導
体装置を提供することにある。
導体層と電極または配線との接触抵抗値を低減した半導
体装置を提供することにある。
本発明は、半導体層とこの半導体層に接して設けられた
電極または配線を備えた半導体装置において、前記半導
体層と前記電極または配線との少なくとも一つの接触部
分にＵ字形状の凹部を設けたことを特徴とする。
電極または配線を備えた半導体装置において、前記半導
体層と前記電極または配線との少なくとも一つの接触部
分にＵ字形状の凹部を設けたことを特徴とする。
半導体層に凹部を設け、その上に電極または配線を形成
する。
する。
従って、例えばＭＯＳ）ランリスタにおいては、ソース
領域およびドレイン領域内において、ドレイン電流は大
部分半導体の直列抵抗値が小さくかつほぼ等しいゲート
電極に近い側の凹部の一側面を通して流れる。すなわち
、従来は半導体の直列抵抗値の最も小さい部分が点であ
ったのに対して、本発明では面となり、結果として電流
集中を防止し、接触抵抗値を低減することが可能となる
。
領域およびドレイン領域内において、ドレイン電流は大
部分半導体の直列抵抗値が小さくかつほぼ等しいゲート
電極に近い側の凹部の一側面を通して流れる。すなわち
、従来は半導体の直列抵抗値の最も小さい部分が点であ
ったのに対して、本発明では面となり、結果として電流
集中を防止し、接触抵抗値を低減することが可能となる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的断面で、Ｎチ
ャネルＭＯ３）ランリスタを示す。
ャネルＭＯ３）ランリスタを示す。
本箱−実施例のＮチャネルＭＯ３）ランリスタは、Ｐ型
シリコン基板１の一生面に、ｎ＋型トドレイン領域２、
ｎ＋＋ソース領域３と、ゲート酸化膜４を介してゲート
電極５とが設けられ、さらにｎ＋型トドレイン領域２よ
びｎ＋＋ソース領域３の表面にはそれぞれＵ字形状の凹
部９が設けられ、その上にドレイン電極６およびソース
電極７が設けられ、Ｕ字形状の接触部分が形成される。
シリコン基板１の一生面に、ｎ＋型トドレイン領域２、
ｎ＋＋ソース領域３と、ゲート酸化膜４を介してゲート
電極５とが設けられ、さらにｎ＋型トドレイン領域２よ
びｎ＋＋ソース領域３の表面にはそれぞれＵ字形状の凹
部９が設けられ、その上にドレイン電極６およびソース
電極７が設けられ、Ｕ字形状の接触部分が形成される。
なお８は酸化膜である。
本発明の特徴は、第１図において、ｎ＋型トドレイン領
域２よびｎ＋＋ソース領域３の表面にＵ字形状の凹部９
を形成したことにある。
域２よびｎ＋＋ソース領域３の表面にＵ字形状の凹部９
を形成したことにある。
すなわち、本箱−実施例は第３図に示した従来例におい
て、第３図の平坦な接触部分をＵ字形状の接触部分に代
えたものである。
て、第３図の平坦な接触部分をＵ字形状の接触部分に代
えたものである。
本箱−実施例においては、ドレイン電流はソース電極７
のｎ＋＋ソース領域３のＵ字形状の凹部９の左側の面か
らほぼ一様にｎ＋＋ソース領域３に入り、ゲート電極５
の下のチャネル領域を通りｎ＋型トドレイン領域２流れ
込み、ｎ＋型トドレイン領域２Ｕ字形状の凹部９の右側
の面からほぼ一様にドレイン電極６に送り出される。従
ってドレイン電流は局部的に電流集中を発生することは
ないので、接触抵抗値は低減される。
のｎ＋＋ソース領域３のＵ字形状の凹部９の左側の面か
らほぼ一様にｎ＋＋ソース領域３に入り、ゲート電極５
の下のチャネル領域を通りｎ＋型トドレイン領域２流れ
込み、ｎ＋型トドレイン領域２Ｕ字形状の凹部９の右側
の面からほぼ一様にドレイン電極６に送り出される。従
ってドレイン電流は局部的に電流集中を発生することは
ないので、接触抵抗値は低減される。
第２図は本発明の第二実施例を示す模式的断面図で、Ｎ
ＰＮ）ランリスタを示す。
ＰＮ）ランリスタを示す。
本第二実施例のＮＰＮ）ランリスタは、ｎ型シリコン基
板１１の一生面上にｎ−型エピタキシャル層１２が設け
られ、このｎ−型エピタキシャル層１２内にＰ−型真性
ベース領域１３、ｎ＋型型室ミッタ領域１４よびエミッ
タ電極１６が設けられ、さらに、ｎ−型エピタキシャル
層１２の表面にｎ゛゛エミッタ領域１４をはさんで二つ
のＵ字形状の凹部１９を設け、その凹部１９内にＰ゛型
郊外部ベース領域１５設け、このＰ＋型外部ベース領域
１５上にベース電極１７を設けることにより、Ｕ字形状
の接触部分が形成される。なお１８は酸化膜である。
板１１の一生面上にｎ−型エピタキシャル層１２が設け
られ、このｎ−型エピタキシャル層１２内にＰ−型真性
ベース領域１３、ｎ＋型型室ミッタ領域１４よびエミッ
タ電極１６が設けられ、さらに、ｎ−型エピタキシャル
層１２の表面にｎ゛゛エミッタ領域１４をはさんで二つ
のＵ字形状の凹部１９を設け、その凹部１９内にＰ゛型
郊外部ベース領域１５設け、このＰ＋型外部ベース領域
１５上にベース電極１７を設けることにより、Ｕ字形状
の接触部分が形成される。なお１８は酸化膜である。
本発明の特徴は、第２図において、Ｐ゛゛部ベース領域
１５にＵ字形状の凹部１９を設けたことにある。
１５にＵ字形状の凹部１９を設けたことにある。
本実施例においては、ベース電流が、ベース電極１７か
らＵ字形状の凹部１９のｎ＋型エミッタ領域１４に近い
一方の側面よりほぼ一様にＰ＋型真性ベース領域に流入
する。従って、ベース電極１７の接触抵抗による外部ベ
ース抵抗の増加が阻止される。
らＵ字形状の凹部１９のｎ＋型エミッタ領域１４に近い
一方の側面よりほぼ一様にＰ＋型真性ベース領域に流入
する。従って、ベース電極１７の接触抵抗による外部ベ
ース抵抗の増加が阻止される。
なお、この場合、ｎ＋型エミッタ領域１４では表面に平
行な電流成分は無視できるので、凹部を設ける必要はな
い。
行な電流成分は無視できるので、凹部を設ける必要はな
い。
以上の説明においては、ＮチャネルＭＯ３）ランリスタ
およびＮＰＮ）ランリスタを取り上げたけれども、本発
明はこれらに限定されることなく、半導体層と電極また
は配線との接触部において、前記半導体層表面に平行な
電流が流れる場合に一般に適用される。
およびＮＰＮ）ランリスタを取り上げたけれども、本発
明はこれらに限定されることなく、半導体層と電極また
は配線との接触部において、前記半導体層表面に平行な
電流が流れる場合に一般に適用される。
以上説明したように、本発明は、半導体層と電極または
配線の接触部分の前記半導体層にＵ字形状の凹部を設け
ることにより、この接触部分の半導体層側における局所
的な電流集中を緩和し、接触抵抗値を低減できる効果が
ある。
配線の接触部分の前記半導体層にＵ字形状の凹部を設け
ることにより、この接触部分の半導体層側における局所
的な電流集中を緩和し、接触抵抗値を低減できる効果が
ある。
第１図は本発明の第一実施例を示す模式的断面図。
第２図は本発明の第二実施例を示す模式的断面図。
第３図は従来例を示す模式的断面図。
■・・・Ｐ型シリコン基板、２・・・ｎ゛型トドレイン
領域３・・・ｎ゛゛ソース領域、４・・・ゲート酸化膜
、５・・・ゲート電極、６・・・ドレイン電極、７・・
・ソース電極、８．１８・・・酸化膜、９．１９・・・
凹部、１０・・・電流集中部、１１・・・ｎ型シリコン
基板、１２・・・ｎ−型エピタキシャル層、１３・・・
Ｐ−型真性ベース領域、１４・・・ｎ＋エミッタ領域、
１５・・・Ｐ゛梨型外ベース領域、１６・・・エミッタ
電極、１７・・・ベース電極。 特許出願人 日本電気株式会社 、−１代理人 弁理
士 井 出 直 孝：”゛・ご二′、゛。 ４更来例の構丘
領域３・・・ｎ゛゛ソース領域、４・・・ゲート酸化膜
、５・・・ゲート電極、６・・・ドレイン電極、７・・
・ソース電極、８．１８・・・酸化膜、９．１９・・・
凹部、１０・・・電流集中部、１１・・・ｎ型シリコン
基板、１２・・・ｎ−型エピタキシャル層、１３・・・
Ｐ−型真性ベース領域、１４・・・ｎ＋エミッタ領域、
１５・・・Ｐ゛梨型外ベース領域、１６・・・エミッタ
電極、１７・・・ベース電極。 特許出願人 日本電気株式会社 、−１代理人 弁理
士 井 出 直 孝：”゛・ご二′、゛。 ４更来例の構丘
Claims (1)
- （１）半導体層とこの半導体層に接して設けられた電極
または配線を備えた半導体装置において、前記半導体層
と前記電極または配線との少なくとも一つの接触部分に
Ｕ字形状の凹部を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261429A JPH01103864A (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261429A JPH01103864A (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103864A true JPH01103864A (ja) | 1989-04-20 |
Family
ID=17361754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261429A Pending JPH01103864A (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065293A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| US6707107B2 (en) * | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
-
1987
- 1987-10-16 JP JP62261429A patent/JPH01103864A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065293A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| US6707107B2 (en) * | 2000-06-26 | 2004-03-16 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6791145B2 (en) | 2000-06-26 | 2004-09-14 | Nec Lcd Technologies, Ltd. | Semiconductor device formed by utilizing deformed pattern |
| US6949766B2 (en) | 2000-06-26 | 2005-09-27 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6953976B2 (en) | 2000-06-26 | 2005-10-11 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US6977422B2 (en) | 2000-06-26 | 2005-12-20 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7030467B2 (en) | 2000-06-26 | 2006-04-18 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7060623B2 (en) | 2000-06-26 | 2006-06-13 | Nec Lcd Technologies, Ltd. | Method of deforming a pattern and semiconductor device formed by utilizing deformed pattern |
| US7554164B2 (en) | 2000-06-26 | 2009-06-30 | Nec Lcd Technologies, Ltd. | Semiconductor device having a gap between a gate electrode and a dummy gate electrode |
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