JPH01109838A - デスタック系ジッタ抑圧回路 - Google Patents
デスタック系ジッタ抑圧回路Info
- Publication number
- JPH01109838A JPH01109838A JP26619387A JP26619387A JPH01109838A JP H01109838 A JPH01109838 A JP H01109838A JP 26619387 A JP26619387 A JP 26619387A JP 26619387 A JP26619387 A JP 26619387A JP H01109838 A JPH01109838 A JP H01109838A
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- voltage controlled
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デスタック系ジッタ抑圧回路に関し、特に、
無線ディジタル伝送における（１＋Ｎ）ヒツトレス回線
切替装置（Ｎ≧１）に使用して好適なデスタック系ジッ
タ抑圧回路に間する。
無線ディジタル伝送における（１＋Ｎ）ヒツトレス回線
切替装置（Ｎ≧１）に使用して好適なデスタック系ジッ
タ抑圧回路に間する。
［従来の技術］
従来、無線ディジタル伝送における回線切替装置などで
は、装置出力ジッタ規格の制限から、デスタック系ジッ
タ抑圧回路におけるジッタ通過域（雑音帯域幅）を極力
低く押さえ、ジッタ特性を良好に保っていた。
は、装置出力ジッタ規格の制限から、デスタック系ジッ
タ抑圧回路におけるジッタ通過域（雑音帯域幅）を極力
低く押さえ、ジッタ特性を良好に保っていた。
第２図は従来のデスタック系ジッタ抑圧回路のフロック
図、第３図はデスタック系ジッタ抑圧回路が適用される
（１＋Ｎ）ヒラＩ・レス回線切替装置のブロック図であ
る。
図、第３図はデスタック系ジッタ抑圧回路が適用される
（１＋Ｎ）ヒラＩ・レス回線切替装置のブロック図であ
る。
まず、第３図に示す（１＋Ｎ）ヒツトレス回線切替装置
の動作について説明する。
の動作について説明する。
同図において、１１は送端切替回路であり、多重化回路
１２に入力させる信号を切り替える。
１２に入力させる信号を切り替える。
１３は回線の異常の有無を監視する回線監視回路、１４
は多重化信号から必要な情報信号を分離する分離化回路
、１５は現用回線から予備回線にヒツトレス切替を行な
うヒツトレス切替回路、１６は予備回線用のパイロット
信号を発生するパイロット信号発生回路、１７は予備回
線のパイロット信号を検出するパイロット信号検出回路
である。
は多重化信号から必要な情報信号を分離する分離化回路
、１５は現用回線から予備回線にヒツトレス切替を行な
うヒツトレス切替回路、１６は予備回線用のパイロット
信号を発生するパイロット信号発生回路、１７は予備回
線のパイロット信号を検出するパイロット信号検出回路
である。
また、１８．１９はそれぞれ送端および受端回線切替制
御回路であり、回線切替時の各種制御を行なう。
御回路であり、回線切替時の各種制御を行なう。
上記構成におけるヒツトレス切替の一般的な切替シーケ
ンスは、次のようにして行なう。
ンスは、次のようにして行なう。
受端側では、回線監視回路１３によって現用回線の障害
Ａが検知されると、予備回線の回線監視回路１３によっ
て予備回線の障害の有無Ｂを調べ、ざらに、パイロット
信号検出回路１７の出力から予備回線の使用状態確認Ｃ
を行なう。その結果、予備回線が使用可能であるときは
、送端側で送端並列動作りを開始する。
Ａが検知されると、予備回線の回線監視回路１３によっ
て予備回線の障害の有無Ｂを調べ、ざらに、パイロット
信号検出回路１７の出力から予備回線の使用状態確認Ｃ
を行なう。その結果、予備回線が使用可能であるときは
、送端側で送端並列動作りを開始する。
次に、受端側において障害現用回線伝送信号２０３と予
備回線伝送信号２０４とを比較し、ビットおよび信号の
位相が合致したと確認された後、切替回路１５によって
切替（ヒツトレス切替）Ｅを行なう。これにより、障害
回線の救済が完了する。
備回線伝送信号２０４とを比較し、ビットおよび信号の
位相が合致したと確認された後、切替回路１５によって
切替（ヒツトレス切替）Ｅを行なう。これにより、障害
回線の救済が完了する。
なお、第２図に示すデスタック系ジッタ抑圧回路は、第
３図においてヒツトレス切替回路１５の前段に設置され
ている分離化回路１４に含まれている。
３図においてヒツトレス切替回路１５の前段に設置され
ている分離化回路１４に含まれている。
次に、第２図において、ｌは伝送信号を復元する記憶回
路、２は位相比較回路、３は電圧制御発振回路、４は低
域通過回路である。そして、低域通過回路４を通した位
相比較回路２の出力で電圧制御発振回路３を制御し、電
圧制御発振回路３の出力１０６の位相と記憶回路ｌに入
力させる書き込みクロック１０５の位相とを一致させる
。
路、２は位相比較回路、３は電圧制御発振回路、４は低
域通過回路である。そして、低域通過回路４を通した位
相比較回路２の出力で電圧制御発振回路３を制御し、電
圧制御発振回路３の出力１０６の位相と記憶回路ｌに入
力させる書き込みクロック１０５の位相とを一致させる
。
ところで、第３図の（１＋Ｎ）ヒツトレス回線切替装置
におけるヒツトレス切替シーケンスでは、現用回線に異
常が発生するとヒツトレス切替動作Ａが発動し、送端並
列動作りが行なわれる。すると、予備回線伝送路の分離
化回路１４内にあるデスタック系ジッタ抑圧回路の入力
は、正常時予備回線を伝送するパイロット信号２０２か
ら本来伝送すべき情報信号である伝送信号２０１に変わ
る。
におけるヒツトレス切替シーケンスでは、現用回線に異
常が発生するとヒツトレス切替動作Ａが発動し、送端並
列動作りが行なわれる。すると、予備回線伝送路の分離
化回路１４内にあるデスタック系ジッタ抑圧回路の入力
は、正常時予備回線を伝送するパイロット信号２０２か
ら本来伝送すべき情報信号である伝送信号２０１に変わ
る。
しかし、デスタック系ジッタ抑圧回路は、装置比カシツ
タ特性を良好に保つため、低域通過回路４によってジッ
タ通過域（雑音帯域幅）を極力低く浬さえている。すな
わち、位相比較回路出力信号１０１の低域信号成分１０
２て電圧制御発振回路３を制御している。
タ特性を良好に保つため、低域通過回路４によってジッ
タ通過域（雑音帯域幅）を極力低く浬さえている。すな
わち、位相比較回路出力信号１０１の低域信号成分１０
２て電圧制御発振回路３を制御している。
ところが、この低域信号成分１０２で電圧制御発振回路
３を制御すると、入力ｌＯ５の変化に対する電圧制御発
振回路出力信号１０６の位相応答は非常に遅くなり、伝
送信号２０４を復元してヒツトレス切替回路１５に供給
するのに相当の時間がかかっていた。
３を制御すると、入力ｌＯ５の変化に対する電圧制御発
振回路出力信号１０６の位相応答は非常に遅くなり、伝
送信号２０４を復元してヒツトレス切替回路１５に供給
するのに相当の時間がかかっていた。
このため、従来のデスタック系ジッタ抑圧回路では、ヒ
ツトレス切替シーケンス中の現用・予備回線信号比較に
相当の時間を要し、ヒツトレス切替シーケンスの高速性
が失われていた。
ツトレス切替シーケンス中の現用・予備回線信号比較に
相当の時間を要し、ヒツトレス切替シーケンスの高速性
が失われていた。
［解決すべき問題点］
上述した従来のデスタック系ジッタ抑圧回路は、（１＋
Ｎ）ヒツトレス回線切替系に適用した場合、回線切替時
における応答時間が非常に長くなる。
Ｎ）ヒツトレス回線切替系に適用した場合、回線切替時
における応答時間が非常に長くなる。
このため、ヒツトレス切替に必須の現用・予備回線間の
ビットおよび位相合致確認の時間が長くなり、ヒツトレ
ス切替シーケンスに必要な高速性が失われてしまうとい
う問題点があった。
ビットおよび位相合致確認の時間が長くなり、ヒツトレ
ス切替シーケンスに必要な高速性が失われてしまうとい
う問題点があった。
本発明は、上記問題点にかんがみてなされたもので、無
線ディジタル伝送方式の（１＋Ｎ）システム構成におけ
るヒツトレス回線切替時の現用・予備回線間のビットお
よび位相合致確認時閉の短縮と、装置出力ジッタ量の低
減を同時に達成せしめるデスタック系ジッタ抑圧回路の
提供を目的とする。
線ディジタル伝送方式の（１＋Ｎ）システム構成におけ
るヒツトレス回線切替時の現用・予備回線間のビットお
よび位相合致確認時閉の短縮と、装置出力ジッタ量の低
減を同時に達成せしめるデスタック系ジッタ抑圧回路の
提供を目的とする。
［問題点の解決手段］
上記目的を達成するため、本発明のデスタック系ジッタ
抑圧回路は、電圧制御発振回路と、入力クロック信号と
上記電圧制御発振回路の発振出力の位相を比較して上記
電圧制御発振回路を負帰還的に制御する制御信号を出力
し、上記発振出力の位相を上記入力クロック信号の位相
に一致させる位相比較回路と、この位相比較回路の制御
信号を入力して低域成分だけを通過させる低域通過回路
と、上記位相比較回路の制御信号と上記低域通過回路の
出力信号のいずれか一方を選択して上記電圧制御発振回
路の入力とする切替回路と、上記入力クロック信号と上
記電圧制御発振回路の発振出力との同期状態を監視し、
上記切替回路に対して、同期がとれているときには上記
低域通過回路の出力信号を選択させ、同期がとれていな
いときは上記位相比較回路の制御信号を選択させる同期
状態監視回路と、上記入力クロック信号と上記電圧制御
発振回路の発振出力を入力し、入力データを記憶および
読み出しする記憶回路とを備えた構成としである。
抑圧回路は、電圧制御発振回路と、入力クロック信号と
上記電圧制御発振回路の発振出力の位相を比較して上記
電圧制御発振回路を負帰還的に制御する制御信号を出力
し、上記発振出力の位相を上記入力クロック信号の位相
に一致させる位相比較回路と、この位相比較回路の制御
信号を入力して低域成分だけを通過させる低域通過回路
と、上記位相比較回路の制御信号と上記低域通過回路の
出力信号のいずれか一方を選択して上記電圧制御発振回
路の入力とする切替回路と、上記入力クロック信号と上
記電圧制御発振回路の発振出力との同期状態を監視し、
上記切替回路に対して、同期がとれているときには上記
低域通過回路の出力信号を選択させ、同期がとれていな
いときは上記位相比較回路の制御信号を選択させる同期
状態監視回路と、上記入力クロック信号と上記電圧制御
発振回路の発振出力を入力し、入力データを記憶および
読み出しする記憶回路とを備えた構成としである。
［実施例］
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るデスタック系ジッタ
抑圧回路のブロック図である。なお、従来例と共通また
は対応する部分については同一の符号で表す。
抑圧回路のブロック図である。なお、従来例と共通また
は対応する部分については同一の符号で表す。
同図において、５は切替回路であり、同期状態監視回路
６の制御により、位相比較回路２の出力のうち、低域通
過回路４を通したものとそうでないものとを切り替え、
いずれか一方を電圧制御回路３の入力とする。また、同
期状態監視回路６は、電圧制御発振回路３の出力信号１
０６と記憶回路Ｉの書き込みりａツク信号１０５との同
期状態を監視し、同期状態に応じて切替回路５を制御す
る。
６の制御により、位相比較回路２の出力のうち、低域通
過回路４を通したものとそうでないものとを切り替え、
いずれか一方を電圧制御回路３の入力とする。また、同
期状態監視回路６は、電圧制御発振回路３の出力信号１
０６と記憶回路Ｉの書き込みりａツク信号１０５との同
期状態を監視し、同期状態に応じて切替回路５を制御す
る。
すなわち、出力信号１０６と書き込みクロック信号１０
５との同期が確立するまでは、切替回路５の出力が位相
比較回路出力信号１０１を選択するよう制御し、同期が
確立すると同時に切替回路５を元の状態に戻す。
５との同期が確立するまでは、切替回路５の出力が位相
比較回路出力信号１０１を選択するよう制御し、同期が
確立すると同時に切替回路５を元の状態に戻す。
上記構成において、ヒツトレス切替動作Ａが発動すると
同時に、従来例と同様に送端並列制御りが行なわれる。
同時に、従来例と同様に送端並列制御りが行なわれる。
しかし、このとき予備回線伝送路のデスタック系ジッタ
抑圧回路は、位相比較回路出力信号１０１ （広域成分
を含めた信号成分）そのもので電圧制御発振回路３を制
御する。すなわち、パイロット信号２０２から伝送信号
２０１への入力変化に迅速に対応できるように、切替回
路５を同期状態監視回路６の出力信号１０７によって制
御する。すなわち、広域信号成分を含めた位相比較回路
出力信号１０１そのもので電圧制御発振回路３を制御さ
せる。
抑圧回路は、位相比較回路出力信号１０１ （広域成分
を含めた信号成分）そのもので電圧制御発振回路３を制
御する。すなわち、パイロット信号２０２から伝送信号
２０１への入力変化に迅速に対応できるように、切替回
路５を同期状態監視回路６の出力信号１０７によって制
御する。すなわち、広域信号成分を含めた位相比較回路
出力信号１０１そのもので電圧制御発振回路３を制御さ
せる。
この結果、送端並列側ｉ１Ｄによって予備回線伝送路は
パイロット信号２０２から伝送信号２０１に変化するが
、この変化（すなわち、書き込みクロック信号１０５の
変化）に対する電圧制御発振回路３の出力信号１０６の
位相応答は非常に早くなる。そのため、迅速に伝送信号
２０４を復元してヒツトレス切替回路１５に供給するこ
とが可能となり、さらには、現用・予備回線信号比較に
要する時間が減少し、高速性が保たれることになる。
パイロット信号２０２から伝送信号２０１に変化するが
、この変化（すなわち、書き込みクロック信号１０５の
変化）に対する電圧制御発振回路３の出力信号１０６の
位相応答は非常に早くなる。そのため、迅速に伝送信号
２０４を復元してヒツトレス切替回路１５に供給するこ
とが可能となり、さらには、現用・予備回線信号比較に
要する時間が減少し、高速性が保たれることになる。
また、同期確立後は、位相比較回路出力信号１０１を低
域通過回路４を通して得た低域信号成分１０２によって
電圧制御発振回路３を制御し、ジッタ特性を良好に保つ
。
域通過回路４を通して得た低域信号成分１０２によって
電圧制御発振回路３を制御し、ジッタ特性を良好に保つ
。
このように本実施例では、ディジタル無線伝送路の（１
＋Ｎ）ヒツトレス回線切替システム（Ｎ１３）における
予備回線伝送路のデスタック系ジッタ抑圧回路において
、位相比較回路出力信号の低減信号成分で電圧制御発振
回路を制御する系と、位相比較出力信号の広域信号成分
を含めた信号成分で電圧制御発振回路を制御する系とを
備えるとともに、入力クロック信号と電圧制御発振回路
の出力信号との同期状態を同期状態監視回路によって監
視し、その出力信号によって切替回路を制御してこの二
つの系のいずれかを選択している。
＋Ｎ）ヒツトレス回線切替システム（Ｎ１３）における
予備回線伝送路のデスタック系ジッタ抑圧回路において
、位相比較回路出力信号の低減信号成分で電圧制御発振
回路を制御する系と、位相比較出力信号の広域信号成分
を含めた信号成分で電圧制御発振回路を制御する系とを
備えるとともに、入力クロック信号と電圧制御発振回路
の出力信号との同期状態を同期状態監視回路によって監
視し、その出力信号によって切替回路を制御してこの二
つの系のいずれかを選択している。
［発明の効果］
以上説明したように本発明は、ジッタ特性を良好に保ち
つつ、かつ、ヒツトレス切替シーケンスの高速性をも兼
ね備えたデスタック系ジッタ抑圧回路を提供できるとい
う効果がある。
つつ、かつ、ヒツトレス切替シーケンスの高速性をも兼
ね備えたデスタック系ジッタ抑圧回路を提供できるとい
う効果がある。
第１図は本発明の一実施例に係るデスタック系ジッタ抑
圧回路のブロック図、第２図は従来のデスタック系ジッ
タ抑圧回路のブロック図、第３図は第１および２図のデ
スタック系ジッタ抑圧回路が使用される（１＋Ｎ）ヒツ
トレス回線切替装置のシステム構成図である。 ｌ：記憶回路 ２：位相比較回路 ３：電圧制御発振回路 ４＝低域通過回路 ５：切替回路 ６：同期状態監視回路
圧回路のブロック図、第２図は従来のデスタック系ジッ
タ抑圧回路のブロック図、第３図は第１および２図のデ
スタック系ジッタ抑圧回路が使用される（１＋Ｎ）ヒツ
トレス回線切替装置のシステム構成図である。 ｌ：記憶回路 ２：位相比較回路 ３：電圧制御発振回路 ４＝低域通過回路 ５：切替回路 ６：同期状態監視回路
Claims (1)
- 電圧制御発振回路と、入力クロック信号と上記電圧制
御発振回路の発振出力の位相を比較して上記電圧制御発
振回路を負帰還的に制御する制御信号を出力し、上記発
振出力の位相を上記入力クロック信号の位相に一致させ
る位相比較回路と、この位相比較回路の制御信号を入力
して低域成分だけを通過させる低域通過回路と、上記位
相比較回路の制御信号と上記低域通過回路の出力信号の
いずれか一方を選択して上記電圧制御発振回路の入力と
する切替回路と、上記入力クロック信号と上記電圧制御
発振回路の発振出力との同期状態を監視し、上記切替回
路に対して、同期がとれているときには上記低域通過回
路の出力信号を選択させ、同期がとれていないときは上
記位相比較回路の制御信号を選択させる同期状態監視回
路と、上記入力クロック信号と上記電圧制御発振回路の
発振出力を入力し、入力データを記憶および読み出しす
る記憶回路とを具備することを特徴とするデスタック系
ジッタ抑圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26619387A JPH01109838A (ja) | 1987-10-23 | 1987-10-23 | デスタック系ジッタ抑圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26619387A JPH01109838A (ja) | 1987-10-23 | 1987-10-23 | デスタック系ジッタ抑圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109838A true JPH01109838A (ja) | 1989-04-26 |
Family
ID=17427547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26619387A Pending JPH01109838A (ja) | 1987-10-23 | 1987-10-23 | デスタック系ジッタ抑圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313021A (ja) * | 1989-06-09 | 1991-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 伝送路の現用予備切換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
| JPS60191535A (ja) * | 1984-03-13 | 1985-09-30 | Fujitsu Ltd | 位相ロツクル−プ同期方式 |
-
1987
- 1987-10-23 JP JP26619387A patent/JPH01109838A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766517A (en) * | 1980-10-09 | 1982-04-22 | Arupain Kk | Pll circuit of pcm processor |
| JPS60191535A (ja) * | 1984-03-13 | 1985-09-30 | Fujitsu Ltd | 位相ロツクル−プ同期方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313021A (ja) * | 1989-06-09 | 1991-01-22 | Nippon Telegr & Teleph Corp <Ntt> | 伝送路の現用予備切換装置 |
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