JPH01111367A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPH01111367A JPH01111367A JP62269743A JP26974387A JPH01111367A JP H01111367 A JPH01111367 A JP H01111367A JP 62269743 A JP62269743 A JP 62269743A JP 26974387 A JP26974387 A JP 26974387A JP H01111367 A JPH01111367 A JP H01111367A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＭＯＳ半導体装置、特に低不純物濃度のエピタキシャ
ル層に形成されるショートチャネル型のＣＭＯＳ半導体
装置に関し、 ｎ型或いはｐ型のいずれの基板を選択した際にも、ｎチ
ャネルＭＯ３トランジスタ及びｐチャネルＭＯ３トラン
ジスタのソース及びドレイン領域の接合容量を共に減少
せしめることが可能な構造を提供してＣＭＯＳ半導体装
置の高速化を図ることを目的とし、 半導体基板上に形成された該半導体基板より低不純物濃
度の一専電型半導体エピタキシャル層に、−ｉ電型チャ
ネルＭＩＳトランジスタと反対導電型チャネルＭＩＳト
ランジスタが形成されたＣＭＯ８半導体装置であって、
少なくとも一導電型チャネルＭＩＳトランジスタ形成領
域下の該半導体基板面に、該半導体基板より高不純物濃
度の反対導電型埋込み層が配設され、該一導電型チャネ
ルＭＩＳトランジスタが、チャネル領域と、該トランジ
スタの周囲を画定するフィールド領域下とに、それぞれ
の領域のエピタキシャル層上面から前記反対導電型埋込
み層に達する連続した該エピタキシャル層より高不純物
濃度の反対導電型高不純物濃度領域を有し、且つ、反対
導電型チャネルＭＩＳトランジスタが、チャネル形成領
域に、該エピタキシャル層より高不純物濃度で、ソース
及びドレイン領域よりも深い一導電型高不純物濃度領域
を有してなる構成を有する。
ル層に形成されるショートチャネル型のＣＭＯＳ半導体
装置に関し、 ｎ型或いはｐ型のいずれの基板を選択した際にも、ｎチ
ャネルＭＯ３トランジスタ及びｐチャネルＭＯ３トラン
ジスタのソース及びドレイン領域の接合容量を共に減少
せしめることが可能な構造を提供してＣＭＯＳ半導体装
置の高速化を図ることを目的とし、 半導体基板上に形成された該半導体基板より低不純物濃
度の一専電型半導体エピタキシャル層に、−ｉ電型チャ
ネルＭＩＳトランジスタと反対導電型チャネルＭＩＳト
ランジスタが形成されたＣＭＯ８半導体装置であって、
少なくとも一導電型チャネルＭＩＳトランジスタ形成領
域下の該半導体基板面に、該半導体基板より高不純物濃
度の反対導電型埋込み層が配設され、該一導電型チャネ
ルＭＩＳトランジスタが、チャネル領域と、該トランジ
スタの周囲を画定するフィールド領域下とに、それぞれ
の領域のエピタキシャル層上面から前記反対導電型埋込
み層に達する連続した該エピタキシャル層より高不純物
濃度の反対導電型高不純物濃度領域を有し、且つ、反対
導電型チャネルＭＩＳトランジスタが、チャネル形成領
域に、該エピタキシャル層より高不純物濃度で、ソース
及びドレイン領域よりも深い一導電型高不純物濃度領域
を有してなる構成を有する。
本発明はＣＭＯＳ半導体装置、特に低不純物濃度のエピ
タキシャル層に形成されるショートチャネル型のＣＭＯ
Ｓ半導体装置に関する。
タキシャル層に形成されるショートチャネル型のＣＭＯ
Ｓ半導体装置に関する。
ＬＳＩ等の半導体ＩＣにおいては、高速動作を実現する
ためにショートチャネル化が進められている。
ためにショートチャネル化が進められている。
０ＭＯ３ＩＣにおいては、ｐチャネルＭＩＳトランジス
タ及びｎチャネルＭＩＳトランジスタをそれぞれ半導体
基板に形成した基板より高不純物濃度のｎウェル或いは
ｐウェル内に形成するツインタブ構造によりソース−ド
レイン領域間のパンチスルーを防止してショートチャネ
ル化を達成している。
タ及びｎチャネルＭＩＳトランジスタをそれぞれ半導体
基板に形成した基板より高不純物濃度のｎウェル或いは
ｐウェル内に形成するツインタブ構造によりソース−ド
レイン領域間のパンチスルーを防止してショートチャネ
ル化を達成している。
しかし上記ツインタブ構造においては、トランジスタの
ソース及びドレイン領域の側面及び底面の全域が高不純
物濃度のウェルが直に接するために、ソース及びドレイ
ン領域とウェル間に大きな接合容量が形成されて動作速
度の低下を招くという問題があり、改善が要望されてい
る。
ソース及びドレイン領域の側面及び底面の全域が高不純
物濃度のウェルが直に接するために、ソース及びドレイ
ン領域とウェル間に大きな接合容量が形成されて動作速
度の低下を招くという問題があり、改善が要望されてい
る。
第２図は従来のツインタブ構造のＣＭＯＳ半導体装置の
要部を示す模式側断面図である。
要部を示す模式側断面図である。
図において、５１はｐ−型若しくはｎ−型のシリコン基
板、５２はｐ−型ウェル、５３はｎ−型ウェル、５４は
ｐ型チャネルストッパ、５５はｎ型チャネルストッパ、
５６はフィールド酸化膜、５７はゲート酸化膜、５８．
５９はゲート電極、６０はｎ＋型ソース領域、６１はｎ
Ｉ型トドレイン領域６２はｎ゛型ウェルコンタクト領域
、６３はｐ０型ソース領域、６４はｐ゛型ドレイン領域
、６５はｐ゛型ウェルコンタクト領域、ｐ−ＭＯＳはｐ
チャネルＭＯ３トランジスタ、ｎ−ＭＯＳはｎチャネル
ＭＯＳトランジスタを示す。
板、５２はｐ−型ウェル、５３はｎ−型ウェル、５４は
ｐ型チャネルストッパ、５５はｎ型チャネルストッパ、
５６はフィールド酸化膜、５７はゲート酸化膜、５８．
５９はゲート電極、６０はｎ＋型ソース領域、６１はｎ
Ｉ型トドレイン領域６２はｎ゛型ウェルコンタクト領域
、６３はｐ０型ソース領域、６４はｐ゛型ドレイン領域
、６５はｐ゛型ウェルコンタクト領域、ｐ−ＭＯＳはｐ
チャネルＭＯ３トランジスタ、ｎ−ＭＯＳはｎチャネル
ＭＯＳトランジスタを示す。
この従来のツインタブ構造においては、図示のように、
ｐチャネル及びｎチャネルＭＯＳトランジスタｐ−ＭＯ
３及びｎ−ＭＯＳが共に基板５１より高不純物濃度のウ
ェル５３若しくは５２内に形成され、各トランジスタの
ソース及びドレイン領域の側面及び底面の全域が高不純
物濃度のウェルに直に接するために、ソース及びドレイ
ン領域とウェル間に大きな接合容量が形成されて動作速
度の低下を招いていた。
ｐチャネル及びｎチャネルＭＯＳトランジスタｐ−ＭＯ
３及びｎ−ＭＯＳが共に基板５１より高不純物濃度のウ
ェル５３若しくは５２内に形成され、各トランジスタの
ソース及びドレイン領域の側面及び底面の全域が高不純
物濃度のウェルに直に接するために、ソース及びドレイ
ン領域とウェル間に大きな接合容量が形成されて動作速
度の低下を招いていた。
そこで上記ツインタブ構造の改良型として提案されたの
が、第３図（ａ）及び世）に要部の模式側断面を示した
変形ツインタブ構造である。
が、第３図（ａ）及び世）に要部の模式側断面を示した
変形ツインタブ構造である。
この構造においては、同図（ａ）に示すようにｐ−型シ
リコン基板６６を用いる場合に、基板６６と反対導電型
のｎ゛型ソース領域６０及びｎ１型ドレイン領域６１を
有し基板６６との間が逆方向接合によって分離されるｎ
チャネルＭＯＳトランジスタｎ−ＭＯ３においてはチャ
ネル形成領域に選択的に、ソース及びドレイン領域６０
．６１より深く、基板と同導電型で基板より高不純物濃
度のｐ−型領域６７を形成することにより、ソース領域
６０とドレイン領域６１間のパンチスルーを防止すると
共に、ソース、ドレイン領域６０．６１の底面を高不純
物濃度領域外に露出せしめてソース、ドレイン接合の寄
生容量を減少し動作速度の向上が図られる。なお図中、
６８はｐ＋型基板コンタクト領域を示す。
リコン基板６６を用いる場合に、基板６６と反対導電型
のｎ゛型ソース領域６０及びｎ１型ドレイン領域６１を
有し基板６６との間が逆方向接合によって分離されるｎ
チャネルＭＯＳトランジスタｎ−ＭＯ３においてはチャ
ネル形成領域に選択的に、ソース及びドレイン領域６０
．６１より深く、基板と同導電型で基板より高不純物濃
度のｐ−型領域６７を形成することにより、ソース領域
６０とドレイン領域６１間のパンチスルーを防止すると
共に、ソース、ドレイン領域６０．６１の底面を高不純
物濃度領域外に露出せしめてソース、ドレイン接合の寄
生容量を減少し動作速度の向上が図られる。なお図中、
６８はｐ＋型基板コンタクト領域を示す。
また同図中）に示すようにｎ”−型シリコン基板６９を
用いる場合に、基板６９と反対導電型のチャネルが形成
されるｐチャネルＭＯ３トランジスタｐ−１’ｌＯ３に
おいては、上記同様に、チャネル形成領域に選択的に基
板より高不純物濃度のｎ−型領域７０を形成することに
より、ソース領域６３とドレイン領域６４間のパンチス
ルーの防止、及びソース、ドレイン領域の接合容量の減
少による動作速度の向上が図られる。なお図中、７１は
ｎ゛型基板コンタクト領域を示す。
用いる場合に、基板６９と反対導電型のチャネルが形成
されるｐチャネルＭＯ３トランジスタｐ−１’ｌＯ３に
おいては、上記同様に、チャネル形成領域に選択的に基
板より高不純物濃度のｎ−型領域７０を形成することに
より、ソース領域６３とドレイン領域６４間のパンチス
ルーの防止、及びソース、ドレイン領域の接合容量の減
少による動作速度の向上が図られる。なお図中、７１は
ｎ゛型基板コンタクト領域を示す。
しかしながら上記変形ツインタブ構造においても、基板
と同導電型のソース、ドレイン領域を有する基板と同導
電型のＭＯＳトランジスタ即ち（ａ）の場合のｐチャネ
ル間Ｏ３トランジスタｐ−ＭＯ３。
と同導電型のソース、ドレイン領域を有する基板と同導
電型のＭＯＳトランジスタ即ち（ａ）の場合のｐチャネ
ル間Ｏ３トランジスタｐ−ＭＯ３。
（ｂ）の場合のｎチャネルＭＯ３トランジスタｎ−ＭＯ
Ｓにおいては、これらトランジスタを基板６６或いは６
９から分離するため前記ツインタブ同様に、該トランジ
スタを基板と反対の導電型を有する基板より高不純物濃
度のｎ−型ウェル５３或□いはｐ−型ウェル５２内に形
成する必要がある。そのためこれら基板と同導電型のチ
ャネルを有するｐチャネル間Ｏ３トランジスタｐ−ＭＯ
３或いはｎチャネルＭＯＳトランジスタｎ−ＭＯＳのソ
ース及びドレイン領域の接合容量が大きくなって、その
高速化が妨げられるという問題があった。
Ｓにおいては、これらトランジスタを基板６６或いは６
９から分離するため前記ツインタブ同様に、該トランジ
スタを基板と反対の導電型を有する基板より高不純物濃
度のｎ−型ウェル５３或□いはｐ−型ウェル５２内に形
成する必要がある。そのためこれら基板と同導電型のチ
ャネルを有するｐチャネル間Ｏ３トランジスタｐ−ＭＯ
３或いはｎチャネルＭＯＳトランジスタｎ−ＭＯＳのソ
ース及びドレイン領域の接合容量が大きくなって、その
高速化が妨げられるという問題があった。
そこで本麩明は、ｎ型或いはｐ型のいずれの基板を選択
した際にも、ｎチャネルＭＯ３トランジスタ及びｐチャ
ネル間Ｏ３トランジスタが共に、ソース−ドレイン領域
間のパンチスルーが防止され、且つソース、ドレイン接
合容量の減少による高速化が図られるＣＭＯ３半導体装
置を提供することを目的とする。
した際にも、ｎチャネルＭＯ３トランジスタ及びｐチャ
ネル間Ｏ３トランジスタが共に、ソース−ドレイン領域
間のパンチスルーが防止され、且つソース、ドレイン接
合容量の減少による高速化が図られるＣＭＯ３半導体装
置を提供することを目的とする。
上記問題点は、半導体基板上に形成された該半導体基板
より低不純物濃度の一導電型半導体エピタキシャル層に
、一導電型チャネルＭＩＳトランジスタと反対導電型チ
ャネルＭＩＳＩ−ランジスタが形成されたＣＭＯ３半導
体装置であって、少なくとも一導電型チャネルＭＩＳト
ランジスタ形成領域下の該半導体基板面に、該半導体基
板より高不純物濃度の反対導電型埋込み層が配設され、
該一導電型チャネルＭＩＳトランジスタが、チャネル領
域と、該トランジスタの周囲を画定するフィールド領域
下とに、それぞれの領域のエピタキシャル層上面から前
記反対導電型埋込み層に達する連続した該エピタキシャ
ル層より高不純物濃度の反対導電型高不純物濃度領域を
有し、且つ、反対導電型チャネルＭＩＳトランジスタが
、チャネル形成領域に、該エピタキシャル層より高不純
物濃度で、ソース及びドレイン領域よりも深い一導電型
高不純物濃度領域を有してなる本発明によるＣＭＯ３半
導体装置により解決される。
より低不純物濃度の一導電型半導体エピタキシャル層に
、一導電型チャネルＭＩＳトランジスタと反対導電型チ
ャネルＭＩＳＩ−ランジスタが形成されたＣＭＯ３半導
体装置であって、少なくとも一導電型チャネルＭＩＳト
ランジスタ形成領域下の該半導体基板面に、該半導体基
板より高不純物濃度の反対導電型埋込み層が配設され、
該一導電型チャネルＭＩＳトランジスタが、チャネル領
域と、該トランジスタの周囲を画定するフィールド領域
下とに、それぞれの領域のエピタキシャル層上面から前
記反対導電型埋込み層に達する連続した該エピタキシャ
ル層より高不純物濃度の反対導電型高不純物濃度領域を
有し、且つ、反対導電型チャネルＭＩＳトランジスタが
、チャネル形成領域に、該エピタキシャル層より高不純
物濃度で、ソース及びドレイン領域よりも深い一導電型
高不純物濃度領域を有してなる本発明によるＣＭＯ３半
導体装置により解決される。
即ち本発明の構造においては、半導体基板上に該半導体
基板より低不純物濃度のエピタキシャル層を形成した被
加工基板を用いる。
基板より低不純物濃度のエピタキシャル層を形成した被
加工基板を用いる。
そして上記一導電型エピタキシャル層と反対導電型のチ
ャネルを有するＭＴＳトランジスタは、チャネルストッ
パで分離した状態で低不純物濃度のエピタキシャル層に
直に形成することによってソース、ドレイン領域の接合
容量が低減され、且つ従来め変形ツインタブ同様に、ソ
ース−ドレイン領域間に選択的に高不純物濃度の一導電
型領域を配設してパンチスルーの防止がなされる。
ャネルを有するＭＴＳトランジスタは、チャネルストッ
パで分離した状態で低不純物濃度のエピタキシャル層に
直に形成することによってソース、ドレイン領域の接合
容量が低減され、且つ従来め変形ツインタブ同様に、ソ
ース−ドレイン領域間に選択的に高不純物濃度の一導電
型領域を配設してパンチスルーの防止がなされる。
一方エピタキシャル層と同導電型のチャネルを有する１
翼電型チャネルＭＩＳトランジスタは、その下部の半導
体基板面に設けられる反対導電型埋込み層と、トランジ
スタの周囲を画定するフィールド領域にエピタキシャル
層の上面から上記埋込み層に達して形成される反対導電
型の高不純物濃度領域とによって周囲から分離された低
不純物濃度の一導電型エピタキシャル層に形成され、且
つ一導電型ソース領域と一導電型ドレイン領域との間に
エピタキシャル層の上面から下部の埋込み層に達する反
対導電型高不純物濃度のチャネル領域を介在させること
によりソース−ドレイン領域間のパンチスルーが防止が
なされる。この構成により該エピタキシャル層と同導電
型のＭＩＳトランジスタにおける高不純物濃度の一導電
型ソース領域及びドレイン領域の底面は、低不純物濃度
を有する一導電型エピタキシャル層に接することになる
ので、電圧が印加された際、該ソース及びドレイン領域
の接合部に形成される空乏層は上記エピタキシャル層内
に大きく拡がり、該ソース及びドレイン領域の接合容量
が大幅に減少する。
翼電型チャネルＭＩＳトランジスタは、その下部の半導
体基板面に設けられる反対導電型埋込み層と、トランジ
スタの周囲を画定するフィールド領域にエピタキシャル
層の上面から上記埋込み層に達して形成される反対導電
型の高不純物濃度領域とによって周囲から分離された低
不純物濃度の一導電型エピタキシャル層に形成され、且
つ一導電型ソース領域と一導電型ドレイン領域との間に
エピタキシャル層の上面から下部の埋込み層に達する反
対導電型高不純物濃度のチャネル領域を介在させること
によりソース−ドレイン領域間のパンチスルーが防止が
なされる。この構成により該エピタキシャル層と同導電
型のＭＩＳトランジスタにおける高不純物濃度の一導電
型ソース領域及びドレイン領域の底面は、低不純物濃度
を有する一導電型エピタキシャル層に接することになる
ので、電圧が印加された際、該ソース及びドレイン領域
の接合部に形成される空乏層は上記エピタキシャル層内
に大きく拡がり、該ソース及びドレイン領域の接合容量
が大幅に減少する。
以上により、ソース−ドレイン領域間のパンチスルーが
防止され、且つ基体と反対導電型チャネルを有するＭＩ
Ｓトランジスタ及び、基体と同導電型チャネルを有する
ＭＩＳトランジスタのソース及びドレイン領域の接合容
量が共に減少されるので、ｎ型或いはｐ型のいずれの基
板を選択した際にも、ｎチャネルＭＯＳトランジスタ及
びｐチャネルＭＯ３トランジスタが共に高速化されたシ
ョートチャネル型のＣＭＯ３半導体装置が提供される。
防止され、且つ基体と反対導電型チャネルを有するＭＩ
Ｓトランジスタ及び、基体と同導電型チャネルを有する
ＭＩＳトランジスタのソース及びドレイン領域の接合容
量が共に減少されるので、ｎ型或いはｐ型のいずれの基
板を選択した際にも、ｎチャネルＭＯＳトランジスタ及
びｐチャネルＭＯ３トランジスタが共に高速化されたシ
ョートチャネル型のＣＭＯ３半導体装置が提供される。
以下本発明を一実施例について、第１図に要部を模式的
に示す平面図（ａｌ及び側断面図（ｂ）を参照して具体
的に説明する。
に示す平面図（ａｌ及び側断面図（ｂ）を参照して具体
的に説明する。
本発明に係るショートチャネルＣＭＯ３半導体装置のｐ
型基板を用いた際の一実施例を模式的に示す第１図（ａ
）及び（ｂ）において、１は１０１８〜１０′９０−３
程度の高不純物濃度を有するｐ゛゛シリコン基板、２は
１０１９〜１０２０ｃＩ！Ｉ−ゴ程度の高不純物濃度を
有する ｎゝ型埋込み層、３はＩ Ｑ ” ｃｍ −’
程度の低不純物濃度を有する厚さ５μｍ程度のｐ−型エ
ピタキシャル・シリコン層、４はフィールド酸化膜、５
はｐ型チャネルストッパ、６はゲート酸化膜、７及び８
はゲート電極、９はＩＱＩ％、、ｌＱ１６ｃｍ−：１程
度の不純物濃度を有する第１のｎ−型領域、１０は１０
” ａｍ −”程度の不純物濃度を有する第２のｎ−型
領域、１１はＩＱ”ｃｍ−’程度の不純物濃度を有する
ｐ゛゛ソース領域、１２は同じ＜ｐ”型ドレイン領域、
１３は同じくｐ＋型基板コンタクト領域、１４は１１０
２０ｅ１− ’程度の不純物濃度を有するｎ°型ソース
領域、１５は同じ（ｎ＋型ドレイン領域、１６は同じ（
ｎ ＋型埋込み層コンタクト領域、１７はｌ Ｑ ｌ
６ ｃ「２程度の不純物濃度を有するｐ−型領域を示す
。
型基板を用いた際の一実施例を模式的に示す第１図（ａ
）及び（ｂ）において、１は１０１８〜１０′９０−３
程度の高不純物濃度を有するｐ゛゛シリコン基板、２は
１０１９〜１０２０ｃＩ！Ｉ−ゴ程度の高不純物濃度を
有する ｎゝ型埋込み層、３はＩ Ｑ ” ｃｍ −’
程度の低不純物濃度を有する厚さ５μｍ程度のｐ−型エ
ピタキシャル・シリコン層、４はフィールド酸化膜、５
はｐ型チャネルストッパ、６はゲート酸化膜、７及び８
はゲート電極、９はＩＱＩ％、、ｌＱ１６ｃｍ−：１程
度の不純物濃度を有する第１のｎ−型領域、１０は１０
” ａｍ −”程度の不純物濃度を有する第２のｎ−型
領域、１１はＩＱ”ｃｍ−’程度の不純物濃度を有する
ｐ゛゛ソース領域、１２は同じ＜ｐ”型ドレイン領域、
１３は同じくｐ＋型基板コンタクト領域、１４は１１０
２０ｅ１− ’程度の不純物濃度を有するｎ°型ソース
領域、１５は同じ（ｎ＋型ドレイン領域、１６は同じ（
ｎ ＋型埋込み層コンタクト領域、１７はｌ Ｑ ｌ
６ ｃ「２程度の不純物濃度を有するｐ−型領域を示す
。
同図に示されるように本発明に係るショートチャネルＣ
ＭＯ３半導体装置においては、ラッチアップ耐性を高め
る効果を含めて例えば１０”−１０” ｅｌＢ −’程
度の高不純物濃度を有するｐ゛゛シリコン基板１を用い
、該基板１面の少なくとも該基板と同導電型のｐチャネ
ルＭＯ３トランジスタ（ｐ−ＭＯＳ）が形成される領域
の下部にあたる領域に１０１９〜ＩＱ”ａａ−’程度の
高不純物濃度を有するｎ゛゛埋込み層２を選択的に形成
した後、該基板上にトランジスタを形成する基体となる
基板１と同導電型のｌ Ｑ ” ａｍ −’程度の低不
純物濃度を有する厚さ５μｍ程度のｐ−型エピタキシャ
ル・シリコン層３を形成してなる被加工基板が用いられ
る。
ＭＯ３半導体装置においては、ラッチアップ耐性を高め
る効果を含めて例えば１０”−１０” ｅｌＢ −’程
度の高不純物濃度を有するｐ゛゛シリコン基板１を用い
、該基板１面の少なくとも該基板と同導電型のｐチャネ
ルＭＯ３トランジスタ（ｐ−ＭＯＳ）が形成される領域
の下部にあたる領域に１０１９〜ＩＱ”ａａ−’程度の
高不純物濃度を有するｎ゛゛埋込み層２を選択的に形成
した後、該基板上にトランジスタを形成する基体となる
基板１と同導電型のｌ Ｑ ” ａｍ −’程度の低不
純物濃度を有する厚さ５μｍ程度のｐ−型エピタキシャ
ル・シリコン層３を形成してなる被加工基板が用いられ
る。
そして基板１及びエピタキシャル・シリコン層３と同導
電型のｐチャネルＭＯ３）ランジスク（ｐ−ＭＯＳ）は
、該トランジスタ形成領域の周囲を画定するフィールド
酸化膜４の下部にエピタキシャル・シリコンＮ３の上面
から前記ｎ゛゛埋込み層２に達する深さに形成されたエ
ピタキシャル・シリコン層３より高いＩＱ”ａｍ−”程
度の不純物濃度を有する第２のｎ−型領域ｌＯが形成さ
れ、該第２のｎ−型領域１０とｎ゛゛埋込み層２によっ
て周囲から分離された低不純物濃度のエピタキシャル・
シリコン層３Ａに内に形成される。
電型のｐチャネルＭＯ３）ランジスク（ｐ−ＭＯＳ）は
、該トランジスタ形成領域の周囲を画定するフィールド
酸化膜４の下部にエピタキシャル・シリコンＮ３の上面
から前記ｎ゛゛埋込み層２に達する深さに形成されたエ
ピタキシャル・シリコン層３より高いＩＱ”ａｍ−”程
度の不純物濃度を有する第２のｎ−型領域ｌＯが形成さ
れ、該第２のｎ−型領域１０とｎ゛゛埋込み層２によっ
て周囲から分離された低不純物濃度のエピタキシャル・
シリコン層３Ａに内に形成される。
そして更に、ｐ°型ソース領域１１とｐ゛型トドレイン
領域１２間パンチスルーを防止するために、チャネル形
成領域に１０１５〜ｌ Ｑ ｌ ｈ ａｍ −：ｌ程度
の不純物濃度を有する第１のｎ−型領域９が端部を前記
第２のｎ−型領域１０に接して設けられる。なおこの第
１のｎ−型領域９はソース領域１１とドレイン領域１２
との間を分離するために下部のｎ゛゛埋込み層２に達す
る深さに形成される。
領域１２間パンチスルーを防止するために、チャネル形
成領域に１０１５〜ｌ Ｑ ｌ ｈ ａｍ −：ｌ程度
の不純物濃度を有する第１のｎ−型領域９が端部を前記
第２のｎ−型領域１０に接して設けられる。なおこの第
１のｎ−型領域９はソース領域１１とドレイン領域１２
との間を分離するために下部のｎ゛゛埋込み層２に達す
る深さに形成される。
このような構造にすることによって、基体例えばｐ−型
エピタキシャル・シリコン層３と同じ導電型のチャネル
例えばｐチャネルを有するＭＯＳトランジスタ（Ｐ−Ｍ
ＯＳ ”）を、反対導電型高不純物濃度のウェルを用い
ずに、低不純物濃度を有する基体即ち上記ｐ−型エピタ
キシャル・シリコン層３に、他の素子から分離され且つ
ソース−ドレイン間のパンチスルーが防止された状態で
直に配設することができる。そして該構造においては図
示されたように、該基体と同導電型のｐチャネルを有す
るＭＯＳトランジスタ（Ｐ−ＭＯ３’ ）のソース及び
ドレイン領域１１及び１２の底面の大部分は同導電型の
低不純物濃度を有するｐ−型エピタキシャル・シリコン
層３Ａに直に接するので、該ソース領域１１或いはドレ
イン領域１２に逆電圧が印加寺喫焙れた際に、接合部に
形成される空乏層は低不純物濃度のｐ−型エピタキシャ
ル・シリコン層県内に大きく拡がるので、該ソース及び
ドレイン領域の接合容量は大幅に減少する。
エピタキシャル・シリコン層３と同じ導電型のチャネル
例えばｐチャネルを有するＭＯＳトランジスタ（Ｐ−Ｍ
ＯＳ ”）を、反対導電型高不純物濃度のウェルを用い
ずに、低不純物濃度を有する基体即ち上記ｐ−型エピタ
キシャル・シリコン層３に、他の素子から分離され且つ
ソース−ドレイン間のパンチスルーが防止された状態で
直に配設することができる。そして該構造においては図
示されたように、該基体と同導電型のｐチャネルを有す
るＭＯＳトランジスタ（Ｐ−ＭＯ３’ ）のソース及び
ドレイン領域１１及び１２の底面の大部分は同導電型の
低不純物濃度を有するｐ−型エピタキシャル・シリコン
層３Ａに直に接するので、該ソース領域１１或いはドレ
イン領域１２に逆電圧が印加寺喫焙れた際に、接合部に
形成される空乏層は低不純物濃度のｐ−型エピタキシャ
ル・シリコン層県内に大きく拡がるので、該ソース及び
ドレイン領域の接合容量は大幅に減少する。
また本発明に係る構造においては同図に示すように、基
体即ちｐ−型エピタキシャル・シリコン層３と反対導電
型のｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）は従
来のツインタブ構造と同様に、フィールド酸化膜４の下
部に形成されたｐ型チャネルストッパ５によって個々に
分離されて低不純物濃度を有するｐ−型エピタキシャル
・シリコンＮ３に直に配設され、且つチャネル形成領域
にソース及びドレイン領域１４及び１５より深いｌ Ｑ
ｌ ６ ｃｍ弓程度の高不純物濃度のｐ−型領域１７
が選択的に設けられてソース−ドレイン間のパンチスル
ーが防止される。また上記ｐ−型領領域７がチャネル形
成領域のみに選択的に設けられ、チャネル形成領域以外
に面する大部分のソース、ドレイン領域１４．１５の接
合は低不純物濃度のｐ−型エピタキシャル・シリコン層
３との間に形成されているのでその接合容量は低い値と
なる。
体即ちｐ−型エピタキシャル・シリコン層３と反対導電
型のｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）は従
来のツインタブ構造と同様に、フィールド酸化膜４の下
部に形成されたｐ型チャネルストッパ５によって個々に
分離されて低不純物濃度を有するｐ−型エピタキシャル
・シリコンＮ３に直に配設され、且つチャネル形成領域
にソース及びドレイン領域１４及び１５より深いｌ Ｑ
ｌ ６ ｃｍ弓程度の高不純物濃度のｐ−型領域１７
が選択的に設けられてソース−ドレイン間のパンチスル
ーが防止される。また上記ｐ−型領領域７がチャネル形
成領域のみに選択的に設けられ、チャネル形成領域以外
に面する大部分のソース、ドレイン領域１４．１５の接
合は低不純物濃度のｐ−型エピタキシャル・シリコン層
３との間に形成されているのでその接合容量は低い値と
なる。
以上のように上記実施例においては、ｐチャネルＭＯ３
トランジスタ及びｎチャネルＭＯＳｌ−ランジスタが共
にパンチスルーが防止され、且つ共に接合容量が減少せ
しめられて高速化される。
トランジスタ及びｎチャネルＭＯＳｌ−ランジスタが共
にパンチスルーが防止され、且つ共に接合容量が減少せ
しめられて高速化される。
上記実施例においては本発明をｎ型基板を用いる場合に
ついて説明したが、本発明はｎ型基板を用いる際にも勿
論適用される。その場合、上記実施例におけるｐ−型、
ｐ−型、ｐ型、ｐ゛型の領域がｎ−型、ｎ−型、ｎ型、
ｎ゛型の領域になり、ｎ−型、ｎ゛型の領域がｐ−型、
ｐ゛型の領域となる。
ついて説明したが、本発明はｎ型基板を用いる際にも勿
論適用される。その場合、上記実施例におけるｐ−型、
ｐ−型、ｐ型、ｐ゛型の領域がｎ−型、ｎ−型、ｎ型、
ｎ゛型の領域になり、ｎ−型、ｎ゛型の領域がｐ−型、
ｐ゛型の領域となる。
また、本発明は基板とエピタキシャル層が異なる場合（
ｎ型基板とｎ型エピタキシャル層の場合、或いはｎ型基
板とｐ型エピタキシャル層の場合）にも適用可能で、そ
の場合はｐ型領域とｎ型領域の極性を適宜変更すればよ
い。
ｎ型基板とｎ型エピタキシャル層の場合、或いはｎ型基
板とｐ型エピタキシャル層の場合）にも適用可能で、そ
の場合はｐ型領域とｎ型領域の極性を適宜変更すればよ
い。
そしてまた、ランチアップ防止効果を生ぜしめる必要の
ない場合には、基板は低不純物濃度基板を用いてもよい
。
ない場合には、基板は低不純物濃度基板を用いてもよい
。
なお本発明の構造は、上記実施例と同様に高濃度基板、
埋込み層、低濃度エピタキシャル層により構成された被
加工基板が用いられる１３ｉ −ＣＭＯ８構造のＩＣへ
の適用が極めて容易である。
埋込み層、低濃度エピタキシャル層により構成された被
加工基板が用いられる１３ｉ −ＣＭＯ８構造のＩＣへ
の適用が極めて容易である。
以上説明のように本発明によれば、ｎ型或いはｐ型のい
ずれの基板を選択した際にも、一基板上に、ソース−ド
レイン間のパンチスルーが防止され、且つソース及びド
レイン領域の接合容量が小さく高速化に有利なｎチャネ
ルＭＯＳトランジスタ及びｐチャネルＭＯ３トランジス
タが同時に形成できる。
ずれの基板を選択した際にも、一基板上に、ソース−ド
レイン間のパンチスルーが防止され、且つソース及びド
レイン領域の接合容量が小さく高速化に有利なｎチャネ
ルＭＯＳトランジスタ及びｐチャネルＭＯ３トランジス
タが同時に形成できる。
従って本発明は、ショートチャネル型のＣＭＯ８半導体
装置の性能向上に有効である。
装置の性能向上に有効である。
第１図は本発明の一実施例の模式平面図（ａｌ及び模式
側断面図（ｂｌ、 第２図は従来のツインタブ構造ＣＭＯＳ半導体装置の模
式側断面図、 第３図は従来の変形ツインタブ構造ＣＭＯＳ半導体装置
の模式側断面図 である。 図において、 １はｐ＋型シリコン基板、 ２はｎ”型埋込み層、 ３．３Ａはｐ−型エピタキシャルシリコン層、４はフィ
ールド酸化膜、 ５はｐ型チャネルストッパ、 ６はゲート酸化膜、 ７．８はゲート電極、 ９は第１のｎ−型領域、 １０は第２のｎ−型領域、 １１はｐ０型ソース領域、 １２はｐＩ型トドレイン領域 １３はｐ＋型基板コンタクト領域、 １４はｎ＋型ソース領域、 １５はｎ＋型ドレイン領域、 １６はｎ０型埋込み層コンタクト領域、１７はｐ−型領
域 を示す。
側断面図（ｂｌ、 第２図は従来のツインタブ構造ＣＭＯＳ半導体装置の模
式側断面図、 第３図は従来の変形ツインタブ構造ＣＭＯＳ半導体装置
の模式側断面図 である。 図において、 １はｐ＋型シリコン基板、 ２はｎ”型埋込み層、 ３．３Ａはｐ−型エピタキシャルシリコン層、４はフィ
ールド酸化膜、 ５はｐ型チャネルストッパ、 ６はゲート酸化膜、 ７．８はゲート電極、 ９は第１のｎ−型領域、 １０は第２のｎ−型領域、 １１はｐ０型ソース領域、 １２はｐＩ型トドレイン領域 １３はｐ＋型基板コンタクト領域、 １４はｎ＋型ソース領域、 １５はｎ＋型ドレイン領域、 １６はｎ０型埋込み層コンタクト領域、１７はｐ−型領
域 を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された該半導体基板より低不純物
濃度の一導電型半導体エピタキシャル層に、一導電型チ
ャネルＭＩＳトランジスタと反対導電型チャネルＭＩＳ
トランジスタが形成されたＣＭＯＳ半導体装置であって
、 少なくとも一導電型チャネルＭＩＳトランジスタ形成領
域下の該半導体基板面に、該半導体基板より高不純物濃
度の反対導電型埋込み層が配設され、 該一導電型チャネルＭＩＳトランジスタが、チャネル領
域と、該トランジスタの周囲を画定するフィールド領域
下とに、それぞれの領域のエピタキシャル層上面から前
記反対導電型埋込み層に達する連続した該エピタキシャ
ル層より高不純物濃度の反対導電型高不純物濃度領域を
有し、且つ、反対導電型チャネルＭＩＳトランジスタが
、チャネル形成領域に、該エピタキシャル層より高不純
物濃度で、ソース及びドレイン領域よりも深い一導電型
高不純物濃度領域を有してなることを特徴とするＣＭＯ
Ｓ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269743A JPH01111367A (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269743A JPH01111367A (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01111367A true JPH01111367A (ja) | 1989-04-28 |
Family
ID=17476537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269743A Pending JPH01111367A (ja) | 1987-10-26 | 1987-10-26 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01111367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165915A (en) * | 1986-07-24 | 1992-11-24 | Shiseido Company Ltd. | Spherical clay mineral powder, process for production thereof and composition containing the same |
-
1987
- 1987-10-26 JP JP62269743A patent/JPH01111367A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165915A (en) * | 1986-07-24 | 1992-11-24 | Shiseido Company Ltd. | Spherical clay mineral powder, process for production thereof and composition containing the same |
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