JPH01112181A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01112181A JPH01112181A JP62308130A JP30813087A JPH01112181A JP H01112181 A JPH01112181 A JP H01112181A JP 62308130 A JP62308130 A JP 62308130A JP 30813087 A JP30813087 A JP 30813087A JP H01112181 A JPH01112181 A JP H01112181A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inputted
- test clock
- input terminal
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000012216 screening Methods 0.000 abstract description 2
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に集積回路内のテス
ト回路に関する。
ト回路に関する。
従来の半導体集積回路は、外部から論理レベルを入力す
るだけでクロックを発生するようなテスト回路を特に内
蔵していなかった。従って、回路を動作状態にする場合
には外部からクロックを供給する必要があった。
るだけでクロックを発生するようなテスト回路を特に内
蔵していなかった。従って、回路を動作状態にする場合
には外部からクロックを供給する必要があった。
上述した従来の半導体集積回路では、外部から論理レベ
ルを入力するだけでクロックを発生するようなテスト回
路を内蔵していなかったので、論理レベレしか入力され
ないＢＴススクリーニング時入出力端子や電源端子に実
使用状態よりも高い電圧をかけ、実使用状態よりも高い
温度で行う加速試験）に相補型ＭＯ８電界効果トランジ
スタ（０ＭＯ８）集積回路では内部状態が固定されてい
て電流がほとんど流れず、実使用状態とは折離れた状態
で加速試験を行うことになるという欠点がある。
ルを入力するだけでクロックを発生するようなテスト回
路を内蔵していなかったので、論理レベレしか入力され
ないＢＴススクリーニング時入出力端子や電源端子に実
使用状態よりも高い電圧をかけ、実使用状態よりも高い
温度で行う加速試験）に相補型ＭＯ８電界効果トランジ
スタ（０ＭＯ８）集積回路では内部状態が固定されてい
て電流がほとんど流れず、実使用状態とは折離れた状態
で加速試験を行うことになるという欠点がある。
本発明の半導体集積回路は、外部からの論理レベルに応
じてテストクロックを発生するテストクロック発生回路
と、外部からのクロックと前記テストクロックとを前記
論理レベルに応じて選択する選択回路上、該選択回路の
出力で動作する０Ｍ０８回路とを含んで構成される。
じてテストクロックを発生するテストクロック発生回路
と、外部からのクロックと前記テストクロックとを前記
論理レベルに応じて選択する選択回路上、該選択回路の
出力で動作する０Ｍ０８回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、外部から入力端子６に供給される
論理レベルをバッファ８を介して一方の入力端子に入力
するＮＡＮＤ回路２と、ＮＡＮＤ回路２の出力端子に直
列に接続されるインバータ３．４とを備え、インバータ
３′の出力をＮＡＮＤ回路２の他方の入力端子に入力し
てテストクロックを発生ずるテストクロック発生回路１
と、外部から入力端子′ｔに供給されるクロックをバッ
ファ９を介して一方の入力端子Ａに入力し、インバータ
３′の出力の１ストクロツクを他方の入力端子Ｂに入力
し、バッファ８からの論理レベルを選択信号入力端子Ｓ
に入力して論理レベルに応じてクロックとアストクフッ
クとを選択して出力する選択回路５と、選択回路５の出
力により動作する内部主回路としてのＣＭＯ８回路１０
とを含んでいる。従続接続されるインバータ３．３’
の数はテストクロックの周波数に応じて任意の偶数のイ
ンバーターの従続接続と置き換えることができる。
論理レベルをバッファ８を介して一方の入力端子に入力
するＮＡＮＤ回路２と、ＮＡＮＤ回路２の出力端子に直
列に接続されるインバータ３．４とを備え、インバータ
３′の出力をＮＡＮＤ回路２の他方の入力端子に入力し
てテストクロックを発生ずるテストクロック発生回路１
と、外部から入力端子′ｔに供給されるクロックをバッ
ファ９を介して一方の入力端子Ａに入力し、インバータ
３′の出力の１ストクロツクを他方の入力端子Ｂに入力
し、バッファ８からの論理レベルを選択信号入力端子Ｓ
に入力して論理レベルに応じてクロックとアストクフッ
クとを選択して出力する選択回路５と、選択回路５の出
力により動作する内部主回路としてのＣＭＯ８回路１０
とを含んでいる。従続接続されるインバータ３．３’
の数はテストクロックの周波数に応じて任意の偶数のイ
ンバーターの従続接続と置き換えることができる。
選択回路５は選択信号入力端子Ｓに高レベルの論理レベ
ルが入力したとき入力端子Ｂへ入力されるテストクロッ
クを選択出力し、低レベルの論理レベルが入力したとき
入力端子Ａへ入力されるクロックを選択出力する。
ルが入力したとき入力端子Ｂへ入力されるテストクロッ
クを選択出力し、低レベルの論理レベルが入力したとき
入力端子Ａへ入力されるクロックを選択出力する。
ＣＭＯ８回路１０のＢＴススクリーニング時は、入力及
び出力端子ともに高レベルとなっている。
び出力端子ともに高レベルとなっている。
従って、入力端子６に高レベルの論理レベルが入力され
てテストクロック発生回路］がテストクロックを発生し
、選択回路５がテストクロックを出力してＣＭＯ８集積
回路１０にテストクロックが供給される。
てテストクロック発生回路］がテストクロックを発生し
、選択回路５がテストクロックを出力してＣＭＯ８集積
回路１０にテストクロックが供給される。
コノように、入力端子６に高レベルの論理レベルを入力
するだけでテストクロックを発生し、内部のＣＭＯ８集
積回路１０を動作させることができる。又、入力端子６
に低レベルの論理レベルが入力されたときは、通常の使
用モードとなり入力端子７に供給されるクロックにより
ＣＭＯ８集積回路を動作させる。
するだけでテストクロックを発生し、内部のＣＭＯ８集
積回路１０を動作させることができる。又、入力端子６
に低レベルの論理レベルが入力されたときは、通常の使
用モードとなり入力端子７に供給されるクロックにより
ＣＭＯ８集積回路を動作させる。
第２図は本発明の他の実施例を示すブロック図である。
入力端子１６，１７．入力バッファ］８゜１９、テスト
回路１１１選択回路１５．ＣＭＯ８回路２０は第１図の
一実施例と同構造で同様の動作をする。本実施例では、
更に選択回路１４が付加され出力バッファ２１を介して
出力端子２２に出力を導出している。ＣＭＯ８回路２０
からの出力は他の多数の出力端子から出力され、出力端
子２２からはこのＣＭＯ８回路２０からの出力とテスト
クロック発生回路１１からのテストクロックとを切り換
えて出力している。
回路１１１選択回路１５．ＣＭＯ８回路２０は第１図の
一実施例と同構造で同様の動作をする。本実施例では、
更に選択回路１４が付加され出力バッファ２１を介して
出力端子２２に出力を導出している。ＣＭＯ８回路２０
からの出力は他の多数の出力端子から出力され、出力端
子２２からはこのＣＭＯ８回路２０からの出力とテスト
クロック発生回路１１からのテストクロックとを切り換
えて出力している。
選択回路１４の入力端子Ａには内部主回路としてのＣＭ
Ｏ８回路１０から出力を受け、入力端子Ｂにはテストク
ロックをテストクロック発生回路から受けており、入力
端子１６からの選択信号をセット端子Ｓに受けている。
Ｏ８回路１０から出力を受け、入力端子Ｂにはテストク
ロックをテストクロック発生回路から受けており、入力
端子１６からの選択信号をセット端子Ｓに受けている。
バッファ１８から供給される選択信号が高レベルの時、
選択回路１４はテストクロック発生回路１１からのテス
トクロックを出力端子２２にインバータ２１を介して出
力する。又、バッファ１８から供給される選択信号が低
レベルの時、選択回路はＣＭＯ８回路２０からの所定の
出力をバッファ１８を介して出力端子２２に出力する。
選択回路１４はテストクロック発生回路１１からのテス
トクロックを出力端子２２にインバータ２１を介して出
力する。又、バッファ１８から供給される選択信号が低
レベルの時、選択回路はＣＭＯ８回路２０からの所定の
出力をバッファ１８を介して出力端子２２に出力する。
このように、バッファ１８からの選択信号を高レベルと
することによって、テストクロック発生回路１１内に形
成されている２ｎ個のインバータ１３・・・１３′によ
るリングオシレーターの周波数を測定することによって
、ＣＭＯ８回路２０を構成するゲートの遅延特性を知る
ことができ、ＣＭＯ８回路２０の最大動作速度を知るこ
とが、テストクロック観測用の専用の端子を持たなくて
も可能となる。
することによって、テストクロック発生回路１１内に形
成されている２ｎ個のインバータ１３・・・１３′によ
るリングオシレーターの周波数を測定することによって
、ＣＭＯ８回路２０を構成するゲートの遅延特性を知る
ことができ、ＣＭＯ８回路２０の最大動作速度を知るこ
とが、テストクロック観測用の専用の端子を持たなくて
も可能となる。
以上説明したように本発明は、ＣＭＯ８集積回路内に外
部から論理レベルを入力するだけでテストクロックを発
生するテスト回路を内蔵することにより、高レベルの論
理レベルしか入力しないＢＴスクリーニング時にテスト
回路で発生したテストクルツクで内部素子部分を動作さ
せることができるので、ＣＭＯ８集積回路内に電流を流
すことができ実使用状態に近い状態で加速試験を行うこ
とができるという効果がある。又、それによって、ＢＴ
待時間短縮することができるという効果がある。
部から論理レベルを入力するだけでテストクロックを発
生するテスト回路を内蔵することにより、高レベルの論
理レベルしか入力しないＢＴスクリーニング時にテスト
回路で発生したテストクルツクで内部素子部分を動作さ
せることができるので、ＣＭＯ８集積回路内に電流を流
すことができ実使用状態に近い状態で加速試験を行うこ
とができるという効果がある。又、それによって、ＢＴ
待時間短縮することができるという効果がある。
第１図は本発明の一実施例のブロック図であり、第２図
は本発明の他の実施例のブロック図である。 １．１１・・・・・・テストクロック発生回路、２゜１
２・・・・・・ＮＡＮＤ回路、３．３’ 、１３・・・
１３′・・・・・・インバータ、５，１４．１５・・・
・・・選択回路、６．７，１６．１７・・・・・・入力
端子、２２・・・・・・出力端子、８，９．１８，１９
．２１・・・・・・・・・・・・バッファ、１０，２０
・・・・・・０Ｍ０３回路。 代理人 弁理士 内 原 晋 第１ 回
は本発明の他の実施例のブロック図である。 １．１１・・・・・・テストクロック発生回路、２゜１
２・・・・・・ＮＡＮＤ回路、３．３’ 、１３・・・
１３′・・・・・・インバータ、５，１４．１５・・・
・・・選択回路、６．７，１６．１７・・・・・・入力
端子、２２・・・・・・出力端子、８，９．１８，１９
．２１・・・・・・・・・・・・バッファ、１０，２０
・・・・・・０Ｍ０３回路。 代理人 弁理士 内 原 晋 第１ 回
Claims (1)
- 外部からの論理レベルに応じてテストクロックを発生
するテスト回路と、外部からのクロックと前記テストク
ロックとを前記論理レベルに応じて選択する選択回路と
、該選択回路の出力で動作する内部主回路部分とを含む
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308130A JPH01112181A (ja) | 1987-06-09 | 1987-12-04 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-144613 | 1987-06-09 | ||
| JP14461387 | 1987-06-09 | ||
| JP62308130A JPH01112181A (ja) | 1987-06-09 | 1987-12-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112181A true JPH01112181A (ja) | 1989-04-28 |
Family
ID=26475972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308130A Pending JPH01112181A (ja) | 1987-06-09 | 1987-12-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294882A (en) * | 1992-07-28 | 1994-03-15 | Sharp Kabushiki Kaisha | Integrated circuit capable of testing reliability |
-
1987
- 1987-12-04 JP JP62308130A patent/JPH01112181A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294882A (en) * | 1992-07-28 | 1994-03-15 | Sharp Kabushiki Kaisha | Integrated circuit capable of testing reliability |
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