JPH01112836A - パリティブロック同期方法 - Google Patents
パリティブロック同期方法Info
- Publication number
- JPH01112836A JPH01112836A JP62269736A JP26973687A JPH01112836A JP H01112836 A JPH01112836 A JP H01112836A JP 62269736 A JP62269736 A JP 62269736A JP 26973687 A JP26973687 A JP 26973687A JP H01112836 A JPH01112836 A JP H01112836A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- coincidence
- circuit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル伝送路の符号としてｍＢ１Ｐ符号を使用して
伝送路の符号誤りの検出を行うためのパリティブロック
同期方法に関し、 フレーム同期をとることなしにパリティブロックの同期
をとることを可能とし、又簡単な構成で符号誤りの検出
を実現するパリティブロック同期方法を提供することを
目的とし、 ｍビットのデータに１ビットのパリティビットを付加し
たｍＢ１Ｐ符号のパリティブロックのデータをＲＺ変換
した入力データに対し、“１”が偶数個の時出力が初期
状態に戻り、“１”が奇数個の時出力が反転する１７２
分周手段と、１７２分周手段の出力を分岐して、その一
方を入力して所定のビット数遅延させる遅延手段と、１
７２分周手段の出力を分岐した他方、及び遅延手段の出
力を入力して、クロック発生手段の出力のクロックによ
り、両者の入力データの一致を検出する一致検出手段と
、一致検出手段の出力に接続され、一致の検出によりパ
リティブロックの同期がとれたと判定する判定手段と、
ＲＺ変換した入力データに同期したクロックの１／（ｍ
＋１）のクロックを発生し、判定手段の出力の制御信号
により１／（ｍ＋１）のクロックのタイミングを制御す
るクロック発生手段とで構成し、パリティブロックの同
期をとるようにする。
伝送路の符号誤りの検出を行うためのパリティブロック
同期方法に関し、 フレーム同期をとることなしにパリティブロックの同期
をとることを可能とし、又簡単な構成で符号誤りの検出
を実現するパリティブロック同期方法を提供することを
目的とし、 ｍビットのデータに１ビットのパリティビットを付加し
たｍＢ１Ｐ符号のパリティブロックのデータをＲＺ変換
した入力データに対し、“１”が偶数個の時出力が初期
状態に戻り、“１”が奇数個の時出力が反転する１７２
分周手段と、１７２分周手段の出力を分岐して、その一
方を入力して所定のビット数遅延させる遅延手段と、１
７２分周手段の出力を分岐した他方、及び遅延手段の出
力を入力して、クロック発生手段の出力のクロックによ
り、両者の入力データの一致を検出する一致検出手段と
、一致検出手段の出力に接続され、一致の検出によりパ
リティブロックの同期がとれたと判定する判定手段と、
ＲＺ変換した入力データに同期したクロックの１／（ｍ
＋１）のクロックを発生し、判定手段の出力の制御信号
により１／（ｍ＋１）のクロックのタイミングを制御す
るクロック発生手段とで構成し、パリティブロックの同
期をとるようにする。
本発明は、ディジタル伝送路の符号としてｍＢ１Ｐ符号
を使用して伝送路の符号誤りの検出を行うためのパリテ
ィブロック同期方法に関するものである。
を使用して伝送路の符号誤りの検出を行うためのパリテ
ィブロック同期方法に関するものである。
この際、フレーム同期をとることなしにパリティブロッ
クの同期をとることを可能とし、又簡単な構成で符号誤
りの検出を実現できるパリティブロック同期方法が要望
されている。
クの同期をとることを可能とし、又簡単な構成で符号誤
りの検出を実現できるパリティブロック同期方法が要望
されている。
第４図は一例のｍＢ Ｉ Ｐ符号を使用したデータフォ
ーマットを示す図である。
ーマットを示す図である。
第５図は従来例の回路構成ブロック図である。
第５図において、データ列の中からパリティピットのタ
イミングを決定する（第４図に示すパリティブロックの
同期をとる）ために、フレームパターン検出回路１にデ
ータを入力し、同時にタイミングクロック発生回路３か
らフレーム周期の夕 ゛イミングパルスを入力すること
により、フレームパターンを検出する。
イミングを決定する（第４図に示すパリティブロックの
同期をとる）ために、フレームパターン検出回路１にデ
ータを入力し、同時にタイミングクロック発生回路３か
らフレーム周期の夕 ゛イミングパルスを入力すること
により、フレームパターンを検出する。
この検出信号を同期保護回路２に入力する。情報データ
の中にフレームパターンと同じデータが含まれているこ
とによるフレームパターンの誤検出を防ぐため、数回上
記の検出信号を入力した後、フレーム同期がとれたと判
定する。
の中にフレームパターンと同じデータが含まれているこ
とによるフレームパターンの誤検出を防ぐため、数回上
記の検出信号を入力した後、フレーム同期がとれたと判
定する。
上記のようにして、送信側と受信側のタイミングの同期
のとれたクロックを、タイミングクロック発生回路３か
ら１／（ｍ＋１）分周回路４に入力して、１／（ｍ＋１
）分周を行いそのタイミングを得ていた。
のとれたクロックを、タイミングクロック発生回路３か
ら１／（ｍ＋１）分周回路４に入力して、１／（ｍ＋１
）分周を行いそのタイミングを得ていた。
しかしながら上述の従来技術の方法においては、回路規
模及び消費電力が増大するという問題点があった。
模及び消費電力が増大するという問題点があった。
したがって本発明の目的は、フレーム同期をとることな
しにパリティブロックの同期をとることを可能とし、又
簡単な構成で符号誤りの検出を実現するパリティブロッ
ク同期方法を提供することにある。
しにパリティブロックの同期をとることを可能とし、又
簡単な構成で符号誤りの検出を実現するパリティブロッ
ク同期方法を提供することにある。
上記問題点は第１図に示す回路構成のパリティブロック
同期方法によって解決される。
同期方法によって解決される。
即ち第１図において、７０はｍビットのデータに１ビッ
トのパリティピットを付加したｍＢ１Ｐ符号のパリティ
ブロックのデータをＲＺ変換した入力データに対し、“
１”が偶数個の時出力が初期状態に戻り、“１”が奇数
個の時出力が反転する１７２分周手段である。
トのパリティピットを付加したｍＢ１Ｐ符号のパリティ
ブロックのデータをＲＺ変換した入力データに対し、“
１”が偶数個の時出力が初期状態に戻り、“１”が奇数
個の時出力が反転する１７２分周手段である。
９０は１７２分周手段の出力を分岐して、その一方を入
力して所定のビット数遅延させる遅延手段である。
力して所定のビット数遅延させる遅延手段である。
１００は１７２分周手段の出力を分岐した他方、及び遅
延手段の出力゛を入力して、クロック発生手段（８０）
の出力のクロックにより、両者の入力データの一致を検
出する一致検出手段である。
延手段の出力゛を入力して、クロック発生手段（８０）
の出力のクロックにより、両者の入力データの一致を検
出する一致検出手段である。
１１０は一致検出手段の出力に接続され、一致の検出に
よりパリティブロックの同期がとれたと判定する判定手
段である。
よりパリティブロックの同期がとれたと判定する判定手
段である。
８０はＲＺ変換した入力データに同期したクロックの１
／（ｍ＋１）のクロックを発生し、判定手段の出力の制
御信号により１／（ｍ＋１）のクロックのタイミングを
制御するクロック発生手段である。
／（ｍ＋１）のクロックを発生し、判定手段の出力の制
御信号により１／（ｍ＋１）のクロックのタイミングを
制御するクロック発生手段である。
そして、上記回路構成によりパリティブロックの同期を
とるようにする。
とるようにする。
第１図において、１７２分周手段７０において、パリテ
ィブロックのデータをＲＺ変換した入力データに対し、
“１“が偶数個の時初期状態の値を、又“１”が奇数個
の時初期状態を反転した値を出力する。
ィブロックのデータをＲＺ変換した入力データに対し、
“１“が偶数個の時初期状態の値を、又“１”が奇数個
の時初期状態を反転した値を出力する。
上記の１７２分周手段の出力を分岐して、その−方を遅
延手段９０に入力して所定のビット数（ｍ＋１ビット）
遅延させる。
延手段９０に入力して所定のビット数（ｍ＋１ビット）
遅延させる。
一致検出手段１００において、１７２分周手段の出力を
分岐した他方、及び遅延手段の出力を入力して、クロッ
ク発生手段（８０）の出力のクロックのタイミングをず
らせながら、両者の入力データの一致を検出する。
分岐した他方、及び遅延手段の出力を入力して、クロッ
ク発生手段（８０）の出力のクロックのタイミングをず
らせながら、両者の入力データの一致を検出する。
判定手段１１０において、一致検出手段における一致の
検出によりパリティブロックの同期がとれたと判定する
。
検出によりパリティブロックの同期がとれたと判定する
。
判定手段１１０においてパリティブロックの同期がとれ
たと判定した時、その制御信号によりクロック発生手段
８０で発生する１／（ｍ＋１）クロックのタイミングを
固定する。
たと判定した時、その制御信号によりクロック発生手段
８０で発生する１／（ｍ＋１）クロックのタイミングを
固定する。
このようにしてパリティブロックの同期をとることがで
きる。
きる。
第２図は本発明の実施例の回路構成ブロック図である。
第３図は本発明を説明するタイムチャートである。
企図を通じて同一符号は同一対象物を示す。
第２図において、ＮＲＺのデータを公知のＮＲＺ／ＲＺ
変換回路６に入力してＲＺのデータに変換する。−方、
入力データに同期したクロックをＮＲＺ／ＲＺ変換回路
６及び１／ （ｍ＋１）クロック発生回路８に入力し
、ＮＲＺ／ＲＺ変換回路６においてはクロックに対応し
てＲＺのデータを出力し、１／（ｍ＋１）クロック発生
回路８においてはＬ／（ｍ＋１）クロックを発生する。
変換回路６に入力してＲＺのデータに変換する。−方、
入力データに同期したクロックをＮＲＺ／ＲＺ変換回路
６及び１／ （ｍ＋１）クロック発生回路８に入力し
、ＮＲＺ／ＲＺ変換回路６においてはクロックに対応し
てＲＺのデータを出力し、１／（ｍ＋１）クロック発生
回路８においてはＬ／（ｍ＋１）クロックを発生する。
この１／（ｍ＋１）クロックのタイミングを後述する多
数決判断回路１１の出力の制御信号により制御する。こ
の１／（ｍ＋１）クロックを１ビットずつずらせながら
一致検出回路１０に加える。
数決判断回路１１の出力の制御信号により制御する。こ
の１／（ｍ＋１）クロックを１ビットずつずらせながら
一致検出回路１０に加える。
一方、ＮＲＺ／ＲＺ変換回路６の出力を公知のＦＦ（図
示しない）からなる１７２分周回路７に加えて、人力デ
ータの“１″が偶数個の時初期状態の値を出力し、“１
”が奇数個の時初期状態を反転した値を出力する。これ
を第３図の■に示す。この出力を一致検出回路１０に加
えると共に、第３図■に示すｍ＋１ビット遅延回路９の
ｍ＋１ビット遅延させた出力を一致検出回路１０に加え
る。
示しない）からなる１７２分周回路７に加えて、人力デ
ータの“１″が偶数個の時初期状態の値を出力し、“１
”が奇数個の時初期状態を反転した値を出力する。これ
を第３図の■に示す。この出力を一致検出回路１０に加
えると共に、第３図■に示すｍ＋１ビット遅延回路９の
ｍ＋１ビット遅延させた出力を一致検出回路１０に加え
る。
今、伝送路に第３図■゛に示すようなエラーＥ１が発生
した時、Ｐ３“以後は“Ｌ”レベルであったものが“ｌ
ｌ′″レベルとなる。その結果、■゛ とｍ＋１ビット
遅延回路９の出力■′ は、■” のＰ３’ と■゛
のＰ２において不一致を示す。一方、それ以後は一致す
るようになる。
した時、Ｐ３“以後は“Ｌ”レベルであったものが“ｌ
ｌ′″レベルとなる。その結果、■゛ とｍ＋１ビット
遅延回路９の出力■′ は、■” のＰ３’ と■゛
のＰ２において不一致を示す。一方、それ以後は一致す
るようになる。
そして、再び伝送路にエラーＥ２が発生した時、■゛の
Ｐ６はＬ″ レベルに戻るが、■゛ のＰ５′ は“Ｈ
”レベルであるため、不一致を示す。この結果、上記２
個所においてエラーパルスを発生する。
Ｐ６はＬ″ レベルに戻るが、■゛ のＰ５′ は“Ｈ
”レベルであるため、不一致を示す。この結果、上記２
個所においてエラーパルスを発生する。
このようにしてエラーの検出を行うが、エラーの発生後
はパリティブロック毎に必ず一致するため、このタイミ
ングに一致するように１／（ｍ＋１）クロックを１ビッ
トずつずらせながら制御する。
はパリティブロック毎に必ず一致するため、このタイミ
ングに一致するように１／（ｍ＋１）クロックを１ビッ
トずつずらせながら制御する。
そして、例えば一致の回数が連続して７回であった時多
数決判断回路１１でパリティブロックの同期がとれたと
判断し、その制御信号を１／（ｍ＋１）クロック発生回
路８に加えて１／（ｍ＋１）クロックのタイミングを固
定する。
数決判断回路１１でパリティブロックの同期がとれたと
判断し、その制御信号を１／（ｍ＋１）クロック発生回
路８に加えて１／（ｍ＋１）クロックのタイミングを固
定する。
このようにしてパリティブロックの同期をとることがで
きる。
きる。
以上説明のように本発明によれば、フレーム同期をとる
ことなしにパリティブロックの同期をとることができ、
又簡単な構成で符号誤りを検出することができる。
ことなしにパリティブロックの同期をとることができ、
又簡単な構成で符号誤りを検出することができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路構成ブロッ第３図は本発
明を説明するタイムチャート第４図は一例のｍＢ Ｉ
Ｐ符号を使用したデフォ−マットを示す図、 第５図は従来例の回路構成ブロック図であ図において ７０は１７２分周手段、 ８０はクロック発生手段、 ９０は遅延手段、 １００は一致検出手段、 １１０は判定手段 を示す。
明を説明するタイムチャート第４図は一例のｍＢ Ｉ
Ｐ符号を使用したデフォ−マットを示す図、 第５図は従来例の回路構成ブロック図であ図において ７０は１７２分周手段、 ８０はクロック発生手段、 ９０は遅延手段、 １００は一致検出手段、 １１０は判定手段 を示す。
Claims (1)
- 【特許請求の範囲】 ｍビットのデータに１ビットのパリテイビットを付加し
たｍＢ１Ｐ符号のパリテイブロックのデータをＲＺ変換
した入力データに対し、“１”が偶数個の時出力が初期
状態に戻り、“１”が奇数個の時出力が反転する１／２
分周手段（７０）と、該１／２分周手段の出力を分岐し
て、その一方を入力して所定のビット数遅延させる遅延
手段（９０）と、 該１／２分周手段の出力を分岐した他方、及び該遅延手
段の出力を入力して、クロック発生手段（８０）の出力
のクロックにより、両者の入力データの一致を検出する
一致検出手段（１００）と、該一致検出手段の出力に接
続され、該一致の検出により該パリテイブロックの同期
がとれたと判定する判定手段（１１０）と、 ＲＺ変換した入力データに同期したクロックの１／（ｍ
＋１）のクロックを発生し、該判定手段の出力の制御信
号により該１／（ｍ＋１）のクロックのタイミングを制
御するクロック発生手段（８０）とを有し、パリテイブ
ロックの同期をとるようにしたことを特徴とするパリテ
イブロック同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269736A JPH01112836A (ja) | 1987-10-26 | 1987-10-26 | パリティブロック同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269736A JPH01112836A (ja) | 1987-10-26 | 1987-10-26 | パリティブロック同期方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112836A true JPH01112836A (ja) | 1989-05-01 |
Family
ID=17476446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269736A Pending JPH01112836A (ja) | 1987-10-26 | 1987-10-26 | パリティブロック同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373537A (en) * | 1991-09-02 | 1994-12-13 | Siemens Aktiengesellschaft | Method and apparatus for the synchronization of a clock means of a telecommunication switching system |
-
1987
- 1987-10-26 JP JP62269736A patent/JPH01112836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373537A (en) * | 1991-09-02 | 1994-12-13 | Siemens Aktiengesellschaft | Method and apparatus for the synchronization of a clock means of a telecommunication switching system |
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