JPH04269862A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04269862A JPH04269862A JP3030960A JP3096091A JPH04269862A JP H04269862 A JPH04269862 A JP H04269862A JP 3030960 A JP3030960 A JP 3030960A JP 3096091 A JP3096091 A JP 3096091A JP H04269862 A JPH04269862 A JP H04269862A
- Authority
- JP
- Japan
- Prior art keywords
- well
- thickness
- layer
- insulating layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。詳
しくは、例えばＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）基板上に形成されたＣＭＯＳ構造を有す
る半導体装置に関する。
しくは、例えばＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓ
ｕｌａｔｏｒ）基板上に形成されたＣＭＯＳ構造を有す
る半導体装置に関する。
【０００２】近年、半導体装置はますます高精度化を要
求されてきており、これに伴ってＳＯＩ基板を用いるデ
バイスに対するニーズが増してきている。例えば、ＳＲ
ＡＭ等ではアルファ線によるソフトエラーの問題、又、
ＡＤ変換器ではアナログ部へのデジタルノイズ侵入の問
題等があるが、これらの問題を解決できるＳＯＩ基板を
用いたデバイスの実用化が期待されている。
求されてきており、これに伴ってＳＯＩ基板を用いるデ
バイスに対するニーズが増してきている。例えば、ＳＲ
ＡＭ等ではアルファ線によるソフトエラーの問題、又、
ＡＤ変換器ではアナログ部へのデジタルノイズ侵入の問
題等があるが、これらの問題を解決できるＳＯＩ基板を
用いたデバイスの実用化が期待されている。
【０００３】
【従来の技術】図５は従来の一例の構成図を示す。同図
中、１はＳＯＩ基板で、ｐ形半導体層１ａ，１ｃ，Ｓｉ
Ｏ２ 絶縁層１ｂにて構成されており、この表面にｎ形
ＭＯＳＦＥＴ２，ｐ形ＭＯＳ ＦＥＴ３が形成されて
いる。４は入力電極、５は出力電極、６は電源Ｖｃｃ電
極、７はアース電極であり、ＦＥＴ２，ＦＥＴ３にてイ
ンバータが構成されている。ここで、ｐ形半導体層１ａ
の厚さは例えば５μｍ に形成されており、ｎウェル１
ａｎ ，ｐウェル１ａｐ の厚さは例えば３μｍ に形
成されている。
中、１はＳＯＩ基板で、ｐ形半導体層１ａ，１ｃ，Ｓｉ
Ｏ２ 絶縁層１ｂにて構成されており、この表面にｎ形
ＭＯＳＦＥＴ２，ｐ形ＭＯＳ ＦＥＴ３が形成されて
いる。４は入力電極、５は出力電極、６は電源Ｖｃｃ電
極、７はアース電極であり、ＦＥＴ２，ＦＥＴ３にてイ
ンバータが構成されている。ここで、ｐ形半導体層１ａ
の厚さは例えば５μｍ に形成されており、ｎウェル１
ａｎ ，ｐウェル１ａｐ の厚さは例えば３μｍ に形
成されている。
【０００４】
【発明が解決しようとする課題】図５において、ｐ形Ｍ
ＯＳ ＦＥＴ３のｐ＋ 拡散層、ｎウェル１ａｎ ，
ｐ形半導体層１ａにてｐｎｐ形の寄生トランジスタが形
成され、一方、ｎ形ＭＯＳ ＦＥＴ２のｎ＋ 拡散層
、ｐウェル１ａｐ ，ｎウェル１ａｎ にてｎｐｎ形の
寄生トランジスタが形成され、互いにベースとコレクタ
とが接続されて正帰還ループが形成される。このような
２つの寄生トランジスタによる寄生サイリスタは、近似
的には２つの寄生トランジスタのエミッタ接地電流増幅
率βｎ （ｎｐｎ形トランジスタ）、βｐ （ｐｎｐ形
トランジスタ）の積が１より大きい場合にオンするもの
とみなされる。
ＯＳ ＦＥＴ３のｐ＋ 拡散層、ｎウェル１ａｎ ，
ｐ形半導体層１ａにてｐｎｐ形の寄生トランジスタが形
成され、一方、ｎ形ＭＯＳ ＦＥＴ２のｎ＋ 拡散層
、ｐウェル１ａｐ ，ｎウェル１ａｎ にてｎｐｎ形の
寄生トランジスタが形成され、互いにベースとコレクタ
とが接続されて正帰還ループが形成される。このような
２つの寄生トランジスタによる寄生サイリスタは、近似
的には２つの寄生トランジスタのエミッタ接地電流増幅
率βｎ （ｎｐｎ形トランジスタ）、βｐ （ｐｎｐ形
トランジスタ）の積が１より大きい場合にオンするもの
とみなされる。
【０００５】図５に示す従来例は、ｎウェル１ａｎ ，
ｐウェル１ａｐ の下にｐ形半導体層１ａが形成されて
いるため、特に、ｐ＋ 拡散層、ｎウェル１ａｎ ，ｐ
形半導体層１ａにて形成される縦形のｐｎｐ形寄生トラ
ンジスタのベース幅はｎウェル１ａｎ の厚さ（３μｍ
）で決定され、ベース幅はせいぜい３μｍ というよ
うに小さく、このために電流増幅率βｐ が大きくなり
、前述の積が１より大きくなって寄生サイリスタがオン
となる。このため、前述の正帰還ループにおいて大きな
電流増幅作用、つまり、いわゆるＣＭＯＳラッチアップ
を生じ、例えばアルミニウムにて構成されている電源Ｖ
ｃｃ電極６，アース電極７が溶断する虞れがあり、動作
信頼性が低下する問題点があった。
ｐウェル１ａｐ の下にｐ形半導体層１ａが形成されて
いるため、特に、ｐ＋ 拡散層、ｎウェル１ａｎ ，ｐ
形半導体層１ａにて形成される縦形のｐｎｐ形寄生トラ
ンジスタのベース幅はｎウェル１ａｎ の厚さ（３μｍ
）で決定され、ベース幅はせいぜい３μｍ というよ
うに小さく、このために電流増幅率βｐ が大きくなり
、前述の積が１より大きくなって寄生サイリスタがオン
となる。このため、前述の正帰還ループにおいて大きな
電流増幅作用、つまり、いわゆるＣＭＯＳラッチアップ
を生じ、例えばアルミニウムにて構成されている電源Ｖ
ｃｃ電極６，アース電極７が溶断する虞れがあり、動作
信頼性が低下する問題点があった。
【０００６】そこで、このような寄生サイリスタがオン
しないようにするには寄生トランジスタの電流増幅率β
ｎ ，βｐ を小さく構成すればよく、一手段として寄
生トランジスタのベース幅を極力大にすることが考えら
れる、然るに、特に縦形のｐｎｐ形トランジスタのベー
ス幅はｎウェル１ａｎ で決定され、ｎウェル１ａｎ
の厚さを大に設定すると微細化に適さないことになり、
しかも、ｎウェル１ａｎ とｐウェル１ａｐ とが中央
部分で大きくオーバラップしてここに抵抗を生じること
になり、ラッチアップを生じ易くなってしまうので好ま
しくない。
しないようにするには寄生トランジスタの電流増幅率β
ｎ ，βｐ を小さく構成すればよく、一手段として寄
生トランジスタのベース幅を極力大にすることが考えら
れる、然るに、特に縦形のｐｎｐ形トランジスタのベー
ス幅はｎウェル１ａｎ で決定され、ｎウェル１ａｎ
の厚さを大に設定すると微細化に適さないことになり、
しかも、ｎウェル１ａｎ とｐウェル１ａｐ とが中央
部分で大きくオーバラップしてここに抵抗を生じること
になり、ラッチアップを生じ易くなってしまうので好ま
しくない。
【０００７】一方、中央部分にＳｉＯ２ 絶縁層１ｂに
まで達するトレンチを形成すれば寄生サイリスタを生じ
ることはないが、このものはトレンチ形成時に基板にス
トレスが加わってこれによって結晶欠陥を生じ、リーク
が発生するので望ましくない。本発明は、トレンチ構造
などを用いない構成で、微細化でき、又、ラッチアップ
を防止して動作信頼性の高い半導体装置を提供すること
を目的とする。
まで達するトレンチを形成すれば寄生サイリスタを生じ
ることはないが、このものはトレンチ形成時に基板にス
トレスが加わってこれによって結晶欠陥を生じ、リーク
が発生するので望ましくない。本発明は、トレンチ構造
などを用いない構成で、微細化でき、又、ラッチアップ
を防止して動作信頼性の高い半導体装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明になる半導体装置
は、絶縁層上の半導体層に形成されたウェルが絶縁層に
到達するように構成されている。
は、絶縁層上の半導体層に形成されたウェルが絶縁層に
到達するように構成されている。
【０００９】
【作用】本発明は、ウェルの下には半導体層がなく、ウ
ェルが直接絶縁層に当接した構成とされているため、ｎ
ウェル側に形成される寄生トランジスタは、ｐ＋ 拡散
層、ｎウェル、ｐウェルにて横形になり、従って、その
ベース幅はウェル厚に規制されることはなく、横方向つ
まりｐウェル方向に十分大きくとることができる。これ
により、縦形の寄生トランジスタが形成されていた従来
例に比して電流増幅率を小にでき、寄生サイリスタがオ
ンになることはなく、ラッチアップを防止できる。
ェルが直接絶縁層に当接した構成とされているため、ｎ
ウェル側に形成される寄生トランジスタは、ｐ＋ 拡散
層、ｎウェル、ｐウェルにて横形になり、従って、その
ベース幅はウェル厚に規制されることはなく、横方向つ
まりｐウェル方向に十分大きくとることができる。これ
により、縦形の寄生トランジスタが形成されていた従来
例に比して電流増幅率を小にでき、寄生サイリスタがオ
ンになることはなく、ラッチアップを防止できる。
【００１０】
【実施例】図１は本発明の第１実施例の構成図を示す。
同図中、１０はＳＯＩ基板で、ｐ形半導体層（シリコン
）１０ａ，１０ｃ，ＳｉＯ２ 絶縁層１０ｂにて構成さ
れており、この表面にｎ形ＭＯＳ ＦＥＴ１１，ｐ形
ＭＯＳ ＦＥＴ１２が形成されている。１３は入力電
極、１４は出力電極、１５は電源電極、１６はアース電
極であり、ＦＥＴ１１，１２にてインバータが構成され
ている。ここで、ｐ形半導体層１０ａの厚さは例えば３
μｍ に形成されており、ｎウェル１０ａｎ ，ｐウェ
ル１０ａｐ は厚さ方向にＳｉＯ２ 絶縁層１０ｂまで
達しており、つまり、その厚さは３μｍ に形成されて
いる。
）１０ａ，１０ｃ，ＳｉＯ２ 絶縁層１０ｂにて構成さ
れており、この表面にｎ形ＭＯＳ ＦＥＴ１１，ｐ形
ＭＯＳ ＦＥＴ１２が形成されている。１３は入力電
極、１４は出力電極、１５は電源電極、１６はアース電
極であり、ＦＥＴ１１，１２にてインバータが構成され
ている。ここで、ｐ形半導体層１０ａの厚さは例えば３
μｍ に形成されており、ｎウェル１０ａｎ ，ｐウェ
ル１０ａｐ は厚さ方向にＳｉＯ２ 絶縁層１０ｂまで
達しており、つまり、その厚さは３μｍ に形成されて
いる。
【００１１】又、ＦＥＴ１２のｐ＋ 拡散層左端部とｎ
ウェル１０ａｎ の端部１０ａｎ ´との距離ｌｎ ，
ＦＥＴ１１のｎ＋ 拡散層右端部とｐウェル１０ａｐ
の端部１０ａｐ ´との距離ｌｐ は、少なくともｎウ
ェル１０ａｎ ，ｐウェル１０ａｐ の厚さ（３μｍ
）以上に形成されている。
ウェル１０ａｎ の端部１０ａｎ ´との距離ｌｎ ，
ＦＥＴ１１のｎ＋ 拡散層右端部とｐウェル１０ａｐ
の端部１０ａｐ ´との距離ｌｐ は、少なくともｎウ
ェル１０ａｎ ，ｐウェル１０ａｐ の厚さ（３μｍ
）以上に形成されている。
【００１２】図１に示す半導体装置を製造するに際し、
図２（Ａ）に示す如く、ＳＯＩ基板１０の表面に酸化膜
１７を熱酸化によって厚さ３００Åに形成し、更にその
表面に窒化膜をＣＶＤ法によって厚さ１０００Åに成長
し、ｐ＋ 拡散層、ＦＥＴ１１，１２，ｎ＋ 拡散層を
形成するべき部分に対応した部分の窒化膜をパターニン
グして窒化膜１８とする。次に、レジスト１９を形成し
、これをマスクに、加速電圧１６０ｋｅＶ ，濃度８×
１０１２ｃｍ−２でリンのイオン注入を行なってｎウェ
ル１０ａｎ を形成する。同様に、別のレジスト（図示
せず）を形成し、これをマスクに、加速電圧１５０ｋｅ
Ｖ ，濃度１×１０１３ｃｍ−２でボロンのイオン注入
を行なってｐウェル１０ａｐ を形成する。しかる後、
１２００℃で３時間のウェル拡散熱処理を行なう。
図２（Ａ）に示す如く、ＳＯＩ基板１０の表面に酸化膜
１７を熱酸化によって厚さ３００Åに形成し、更にその
表面に窒化膜をＣＶＤ法によって厚さ１０００Åに成長
し、ｐ＋ 拡散層、ＦＥＴ１１，１２，ｎ＋ 拡散層を
形成するべき部分に対応した部分の窒化膜をパターニン
グして窒化膜１８とする。次に、レジスト１９を形成し
、これをマスクに、加速電圧１６０ｋｅＶ ，濃度８×
１０１２ｃｍ−２でリンのイオン注入を行なってｎウェ
ル１０ａｎ を形成する。同様に、別のレジスト（図示
せず）を形成し、これをマスクに、加速電圧１５０ｋｅ
Ｖ ，濃度１×１０１３ｃｍ−２でボロンのイオン注入
を行なってｐウェル１０ａｐ を形成する。しかる後、
１２００℃で３時間のウェル拡散熱処理を行なう。
【００１３】次に、ＬＯＣＯＳ法を用いて酸化膜２０を
形成し、酸化膜１７，窒化膜１８を除去し、ゲート酸化
膜２１，ゲート電極２２を形成し、ヒ素をイオン注入し
てｎ＋ 拡散層を、ボロンをイオン注入してｐ＋ 拡散
層を形成する。しかる後、絶縁膜としてＣＶＤ酸化膜、
ＰＳＧ等を成長し、コンタクト窓を開口し、アルミニウ
ム配線を行なって各電極１３〜１６を形成する。この場
合、製造工程中の最高温度はウェル拡散時の温度である
とし、他の熱処理はこれより低い温度で行なう。これに
より、通常の厚さのＳＯＩ基板であれば、ｐウェル５μ
ｍ ，ｎウェル４μｍの深さとすることができ、ｐウェ
ル１０ａｐ ，ｎウェル１０ａｎ ともにその下端を絶
縁層１０ｂに当接することができる。
形成し、酸化膜１７，窒化膜１８を除去し、ゲート酸化
膜２１，ゲート電極２２を形成し、ヒ素をイオン注入し
てｎ＋ 拡散層を、ボロンをイオン注入してｐ＋ 拡散
層を形成する。しかる後、絶縁膜としてＣＶＤ酸化膜、
ＰＳＧ等を成長し、コンタクト窓を開口し、アルミニウ
ム配線を行なって各電極１３〜１６を形成する。この場
合、製造工程中の最高温度はウェル拡散時の温度である
とし、他の熱処理はこれより低い温度で行なう。これに
より、通常の厚さのＳＯＩ基板であれば、ｐウェル５μ
ｍ ，ｎウェル４μｍの深さとすることができ、ｐウェ
ル１０ａｐ ，ｎウェル１０ａｎ ともにその下端を絶
縁層１０ｂに当接することができる。
【００１４】図３は通常基板におけるウェル深さと拡散
時間との関係を表わした特性図を示す。同図（Ａ）は図
１中ｐウェル１０ａｐ を、同図（Ｂ）は図１中ｎウェ
ル１０ａｎ を夫々形成する場合を示しており、本実施
例のように例えば１２００℃で３時間（１８０ｍｉｎ
）の拡散を行なえば厚さ（深さ）３μｍ のｎウェル、
ｐウェルを形成するのに十分であることがわかる。一方
、ｎ形半導体層で構成されたＳＯＩ基板もあり、図３（
Ｃ）はこの基板にｐウェルを、同図（Ｄ）はこの基板に
ｎウェルを夫々形成する場合を示す。
時間との関係を表わした特性図を示す。同図（Ａ）は図
１中ｐウェル１０ａｐ を、同図（Ｂ）は図１中ｎウェ
ル１０ａｎ を夫々形成する場合を示しており、本実施
例のように例えば１２００℃で３時間（１８０ｍｉｎ
）の拡散を行なえば厚さ（深さ）３μｍ のｎウェル、
ｐウェルを形成するのに十分であることがわかる。一方
、ｎ形半導体層で構成されたＳＯＩ基板もあり、図３（
Ｃ）はこの基板にｐウェルを、同図（Ｄ）はこの基板に
ｎウェルを夫々形成する場合を示す。
【００１５】なお、図３に示す特性図はあくまでも一例
であり、熱処理炉の構造、ガスの種類によってもこの特
性は異なり、又、熱処理炉を用いずに別の熱処理を施し
てもこの特性は異なる。従って、本発明は図３の特性図
に示す方法に拘束されるものではない。
であり、熱処理炉の構造、ガスの種類によってもこの特
性は異なり、又、熱処理炉を用いずに別の熱処理を施し
てもこの特性は異なる。従って、本発明は図３の特性図
に示す方法に拘束されるものではない。
【００１６】図１に示す如く、本発明はｎウェル１０ａ
ｎ ，ｐウェル１０ａｐ を絶縁層１０ｂにも当接した
構成としたため、特に、ｐ形ＭＯＳ ＦＥＴ１２側の
ｐｎｐ形の寄生トランジスタはｐ＋ 拡散層、ｎウェル
１０ａｎ ，ｐウェル１０ａｐ にて必然的に横形に形
成される。従って、そのベース幅はｎウェル１０ａｎ
の厚さに規制されることはなく、横方向つまりｐウェル
１０ａｐ 方向に十分大きく（例えば４μｍ 〜５μｍ
）とることができ、即ち、ｎウェル１０ａｎ の端部
１０ａｎ ´までの大きさとすることができ、図５に示
す従来例に比して電流増幅率βｎ を小さくでき、寄生
サイリスタがオンとなることはなく、ラッチアップを防
止できる。この場合、ＳＯＩ基板１０を特に厚く構成し
ているわけではないので微細化には支障はなく、一方、
トレンチ構造を形成しているわけではないので、結晶欠
陥の問題はない。
ｎ ，ｐウェル１０ａｐ を絶縁層１０ｂにも当接した
構成としたため、特に、ｐ形ＭＯＳ ＦＥＴ１２側の
ｐｎｐ形の寄生トランジスタはｐ＋ 拡散層、ｎウェル
１０ａｎ ，ｐウェル１０ａｐ にて必然的に横形に形
成される。従って、そのベース幅はｎウェル１０ａｎ
の厚さに規制されることはなく、横方向つまりｐウェル
１０ａｐ 方向に十分大きく（例えば４μｍ 〜５μｍ
）とることができ、即ち、ｎウェル１０ａｎ の端部
１０ａｎ ´までの大きさとすることができ、図５に示
す従来例に比して電流増幅率βｎ を小さくでき、寄生
サイリスタがオンとなることはなく、ラッチアップを防
止できる。この場合、ＳＯＩ基板１０を特に厚く構成し
ているわけではないので微細化には支障はなく、一方、
トレンチ構造を形成しているわけではないので、結晶欠
陥の問題はない。
【００１７】図４は本発明の第２実施例の構成図を示し
、同図中、図１と同一構成部分には同一番号を付してそ
の説明を省略する。図４中、３０ａｎ はｎウェル、３
０ａｐ はｐウェルで、ｐ形半導体層３０ａに形成され
ており、その一部がオーバラップした構成とされている
。 ＦＥＴ１２´のｐ＋ 拡散層左端部とｐウェル３０ａｐ
の端部３０ａｐ ´との距離ｌｎ ´，ＦＥＴ１１´
のｎ＋ 拡散層右端部とｎウェル３０ａｎ の端部３０
ａｎ ´との距離ｌｐ ´は、少なくとも、ｎウェル３
０ａｎ ，ｐウェル３０ａｐ の厚さ（３μｍ ）以上
に形成されている。
、同図中、図１と同一構成部分には同一番号を付してそ
の説明を省略する。図４中、３０ａｎ はｎウェル、３
０ａｐ はｐウェルで、ｐ形半導体層３０ａに形成され
ており、その一部がオーバラップした構成とされている
。 ＦＥＴ１２´のｐ＋ 拡散層左端部とｐウェル３０ａｐ
の端部３０ａｐ ´との距離ｌｎ ´，ＦＥＴ１１´
のｎ＋ 拡散層右端部とｎウェル３０ａｎ の端部３０
ａｎ ´との距離ｌｐ ´は、少なくとも、ｎウェル３
０ａｎ ，ｐウェル３０ａｐ の厚さ（３μｍ ）以上
に形成されている。
【００１８】第２実施例はｎウェル３０ａｎ ，ｐウェ
ル３０ａｐの一部がオーバラップしている点が第１実施
例と異なるだけであり、基本的な構成及び効果は第１実
施例と同じであるので、その説明を省略する。
ル３０ａｐの一部がオーバラップしている点が第１実施
例と異なるだけであり、基本的な構成及び効果は第１実
施例と同じであるので、その説明を省略する。
【００１９】なお、上記各実施例はシリコンの半導体層
にて構成されたＳＯＩ基板を想定しているが、本発明は
これに限定されるものではなく、シリコン以外の半導体
層で構成されてもよく、又、ＳＯＩ基板以外の基板（Ｓ
ＯＩ構造でなく、絶縁層上に半導体層を有する基板）で
もよい。
にて構成されたＳＯＩ基板を想定しているが、本発明は
これに限定されるものではなく、シリコン以外の半導体
層で構成されてもよく、又、ＳＯＩ基板以外の基板（Ｓ
ＯＩ構造でなく、絶縁層上に半導体層を有する基板）で
もよい。
【００２０】又、上記実施例はツィンウェル構造の半導
体装置であるが、本発明はシングルウェル構造のもので
もよい。
体装置であるが、本発明はシングルウェル構造のもので
もよい。
【００２１】更に、本発明は、ソース、ドレイン拡散層
の下端が絶縁層に達している構造（即ち、拡散層の下側
に半導体層がないもの）のＳＯＩ基板に対しては対象外
としている。この構造は、バックチャネルによるリーク
の発生、ドレイン耐圧の劣化等の問題があり、通常ＳＯ
Ｉ基板で用いてきた製造工程をそのまま応用できず、こ
れが除外理由である。この場合、超薄膜ＳＯＩ−ＭＯＳ
ＦＥＴを用いればこのような問題を改善できるが、
通常ＳＯＩ基板で用いてきた製造工程をそのまま応用で
きない点で変わりがない。
の下端が絶縁層に達している構造（即ち、拡散層の下側
に半導体層がないもの）のＳＯＩ基板に対しては対象外
としている。この構造は、バックチャネルによるリーク
の発生、ドレイン耐圧の劣化等の問題があり、通常ＳＯ
Ｉ基板で用いてきた製造工程をそのまま応用できず、こ
れが除外理由である。この場合、超薄膜ＳＯＩ−ＭＯＳ
ＦＥＴを用いればこのような問題を改善できるが、
通常ＳＯＩ基板で用いてきた製造工程をそのまま応用で
きない点で変わりがない。
【００２２】
【発明の効果】本発明によれば、ウェルの厚さをその半
導体層の厚さと同じに形成したため、ウェルには横形の
寄生トランジスタが形成されることになり、そのベース
幅はウェル厚に規制されることはなく、横方向に十分大
きくとることができ、これにより、従来例に比して電流
増幅率を小にでき、寄生トランジスタがオンになること
はなく、ラッチアップを防止でき、動作信頼性を向上で
きる。
導体層の厚さと同じに形成したため、ウェルには横形の
寄生トランジスタが形成されることになり、そのベース
幅はウェル厚に規制されることはなく、横方向に十分大
きくとることができ、これにより、従来例に比して電流
増幅率を小にでき、寄生トランジスタがオンになること
はなく、ラッチアップを防止でき、動作信頼性を向上で
きる。
【図１】本発明の第１実施例の構成図である。
【図２】本発明における製造工程の一部を示す図である
。
。
【図３】ウェル深さ対拡散時間特性図である。
【図４】本発明の第２実施例の構成図である。
【図５】従来の一例の構成図である。
１０ ＳＯＩ基板（半導体基板）
１０ａ，１０ｃ，３０ａ ｐ形半導体層（半導体層）
１０ｂ，ＳｉＯ２ 絶縁層（絶縁層） １０ａｎ ，３０ａｎ ｎウェル １０ａｎ ´，３０ａｎ ´ ｎウェル端部１０ａｐ
，３０ａｐ ｐウェル
１０ｂ，ＳｉＯ２ 絶縁層（絶縁層） １０ａｎ ，３０ａｎ ｎウェル １０ａｎ ´，３０ａｎ ´ ｎウェル端部１０ａｐ
，３０ａｐ ｐウェル
Claims (2)
- 【請求項１】 絶縁層（１０ｂ）上にこれに接して半
導体層（１０ａ）を形成された半導体基板（１０）を有
する半導体装置において、上記半導体層（１０ａ）に形
成されたウェル（１０ａｎ ，１０ａｐ ）が前記絶縁
層（１０ｂ）に到達した構成であることを特徴とする半
導体装置。 - 【請求項２】 上記ウェル（１０ａｎ ）内に形成さ
れた、該ウェル（１０ａｎ ）と逆導電形の拡散層と、
ウェル端部（１０ａｎ ´）との距離（ｌｎ ）が、上
記半導体層（１０ａ）の厚さよりも大であることを特徴
とする請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030960A JPH04269862A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030960A JPH04269862A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04269862A true JPH04269862A (ja) | 1992-09-25 |
Family
ID=12318247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030960A Pending JPH04269862A (ja) | 1991-02-26 | 1991-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04269862A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092080A (ja) * | 1973-12-12 | 1975-07-23 | ||
| JPS6079768A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01114070A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1991
- 1991-02-26 JP JP3030960A patent/JPH04269862A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092080A (ja) * | 1973-12-12 | 1975-07-23 | ||
| JPS6079768A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01114070A (ja) * | 1987-10-28 | 1989-05-02 | Hitachi Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0481337B2 (ja) | ||
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| JP2953482B2 (ja) | Ｃｍｏｓ集積回路 | |
| EP0178991A2 (en) | A complementary semiconductor device having high switching speed and latchup-free capability | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JPS63192266A (ja) | Ｃｍｏｓ集積回路及びその製造方法 | |
| JPH01155654A (ja) | 相補型集積回路 | |
| US6479338B2 (en) | CMOS device and method of manufacturing the same | |
| JP2953213B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JP3303550B2 (ja) | 半導体装置の製造方法 | |
| JPH01286366A (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH10163421A (ja) | 半導体集積回路 | |
| JP3333485B2 (ja) | 半導体装置の製造方法 | |
| JP3307028B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
| JPH05315604A (ja) | 半導体装置の製造方法 | |
| JPH0517701B2 (ja) | ||
| JPS6244820B2 (ja) | ||
| JP3134778B2 (ja) | 半導体装置の製造方法 | |
| JPH0997853A (ja) | 半導体集積回路とその製造方法 | |
| JP3448465B2 (ja) | 半導体装置の製造方法 | |
| JPS63169059A (ja) | 半導体装置及びその製造方法 | |
| JPH02170571A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961210 |