JPH01118942A - 大容量メモリのクリア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大容量メモリのクリア回路に係り、とくに高
密度プリンタ等の画像入出力装置用として好適な大容量
メモリのクリア回路に関する。

〔従来の技術〕

第３図に従来例を示す。この第３図は、従来のメモリク
リア回路の一実施例としてメモリアドレスを４等分した
場合のブロック図を示す。

中央処理装置（以下、単にｒｃＰＵ、という）１０は、
メモリリード時にはメモリリード信号を出力すると共に
アドレスバスにアドレスを出力し、アドレスデコーダＩ
３によって指定されたメモリ５１．５２，５３．又は５
４からのデータをデータバスから読み出す作用を成す。

また、メモリライト時７には、ＣＰＵｌ０は、メモリラ
イト信号を出力すると共にアドレスバスにアドレスを出
力し、アドレスデコーダ１３によって指定されたメモリ
５１，５２．５３又は５４にデータバスに出力したデー
タを書き込むというプロセスになっていた。この種のプ
ロセスを制御するＣＰＵｌ０用の制御プログラムは、メ
モリ１５に収納されている。

〔発明が解決しようとする問題点〕

しかしながら、前述した従来例においては、−対一対応
の連続アドレスとなっているため、大容量メモリの場合
、総てのアドレス空間に対してクリアを実行する必要が
あり、実行時間が膨大になるという欠点があった。

〔発明の目的］ 本発明の目的は、かかる従来例の有する不都合を改善し
、大容量メモリにおけるクリア実行時間を短縮すること
を可能とした大容量メモリのクリア回路を提供すること
にある。

〔問題点を解決するための手段〕

本発明では、メモリのクリア回路において、複数のアド
レス空間を同時に選択する回路を含む、という構成を採
っている。これによって前述した目的を達成しようとす
るものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図ないし第２図に基づい
て説明する。

第１図は本発明の一実施例としてメモリアドレス空間を
４等分した場合のブロック図である。

この第１図の実施例は、ＣＰＵＩと、このＣＰＵ１の動
作を規制する制御プログラムを収納したメモリ５と、４
つのエリアに分けられた大容量メモリ１１，１２．１３
および１４と、これらメモ’７１２〜１４に対するリー
ド（ｒｅａｊ）及びライト（％１ｒｉｔｅ）に際して当
該各メモリを指定するアドレスデコーダと、これら各構
成要素を連結するアドレスバス８．及びＣＰＵＩと各メ
モリ５，１１〜１４相互間を連結するデータバス９を備
えている。

アドレスバス８及びデータバス９には、複数アドレス空
間選択回路２が共通に装備されている。

そして、この複数アドレス空間選択回路２の出力と前述
したアドレスデコーダ３の出力を各別に入力して作動各
メモリ１１〜１４を書き込み状態に設定する論理和回路
（以下、単にＦＯＲ回路」という）４１〜４４がそれぞ
れ前述したメモリ１１〜１４に対応して各別に装備され
ている。

ＣＰＵＩは、メモリリード時には、メモリリード信号を
出力すると共にアドレスバスにアドレスを出力し、メモ
リ１１，１２．１３又は１４から出されたデータをデー
タバスから入力する。また、メモリライト時には、メモ
リライト信号を出力すると共にアドレスバスにアドレス
を出力し、データバスにデータを出力する。

複数アドレス空間選択回路２は、ＣＰＵＩからのセット
によって複数のメモリ空間を同時にアクセスできるよう
な信号を出力する。

アドレスデコーダ３は、メモリが大容量になると１枚の
基板上に総ての集積回路（以下、ｒｒｃ。

という）が実装できないため、ある容量の基板を複数枚
使用していて、これらの切り換え信号を出力している。

ＯＲ回路４１〜４４は、アドレスデコーダ３と複数アド
レス空間選択回路２からの出力を論理和演算してメモリ
に出力している。

メモリ（制御プログラム用）５には、ＣＰＵＩが動くプ
ログラムが格納されている。通常はＲＯＭが使用されて
いる。

メモリ１１〜１４は、ＣＰＵＩが演算したプーリを格納
したり、画像データを展開するエリアである。通常のメ
モリの書き込み制御は、ＣＰＵＩからアドレス及びデー
タがそれぞれのバス信号に出力され、複数アドレス空間
選択回路２はオフ（ＯＦＦ）すなわちｒＱＪアドレスデ
コーダ３によって選択された１つのメモリに書き込まれ
る。

次にクリア時について説明する。

まず、ＣＰＵＩから複数アドレス空間選択回路２に命令
を出し、その出力をオン（ＯＮ）すなわちｒ工」にする
。これによってアドレスデコーダ３の出力に関係なく、
ＯＲ回路４１〜４４の出力が「１」になり、メモリ１１
〜１４が同時に選択され書き込みできるようになってい
る。この状態で１／４のメモリ空間に対して書き込み制
御を実行することにより、総てのメモリ１１〜１４がク
リアされるため実行時間は１／４となる。

第２図は第１回の実施例におけるメモリ１１〜Ｉ４のア
ドレス空間を示す。

メモリ（制御プログラム用）５はＲＯＭで、アドレス空
間は、（００００００）躬〜（ＯＦＦＦＦＦ）　Ｈの１
〔メガバイト〕である。

ここで、 メモリ１１はアドレス空間（１０００００）　Ｈ〜（Ｉ
ＦＰＦＦＦ）　Ｈの１メガバイト メモリ１２はアドレス空間（２０００００）　Ｈ〜（２
ＦＦＦＰＦ）　Ｈの１メガバイト メモリ１３はアドレス空間（３０００００）　Ｈ〜（３
ＦＦＦＦＦ）　Ｈの１メガバイト メモリ１４はアドレス空間（４０００００）工〜（４Ｆ
ＦＦＦＦ）　Ｈの１メガバイト である。

なお、上記実施例は、メモリアドレスを４等した場合に
ついて例示したが本発明は必ずしもこれに限定されず、
必要に応じて２等分、３等分又は５等分以上してもよい
。

〔発明の効果〕

以上のように、本発明によると、クリア実行中だけ１ア
ドレスに対して複数のメモリ空間に書き込みできるよう
にしたことから、クリア実行時間を大巾に短縮すること
ができる、という従来にない優れた大容量メモリのクリ
ア回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図中のメモリのアドレス空間を示す説明図、第３図
は従来例を示すブロック図である。 １・・・ＣＰＵ、２・・・複数アドレス空間選択回路、
３・・・アドレスデコーダ、５・・・メモリ（制御プロ
グラム用）、１１〜１４・・・メモリ。 第２図

Claims (1)

【特許請求の範囲】
1. （１）、メモリのクリア回路において、複数のアドレス
   空間を同時に選択する回路を含むことを特徴とする大容
   量メモリのクリア回路。