JPH02252024A - マイクロプログラムロード方式 - Google Patents
マイクロプログラムロード方式Info
- Publication number
- JPH02252024A JPH02252024A JP7209289A JP7209289A JPH02252024A JP H02252024 A JPH02252024 A JP H02252024A JP 7209289 A JP7209289 A JP 7209289A JP 7209289 A JP7209289 A JP 7209289A JP H02252024 A JPH02252024 A JP H02252024A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- circuit
- memory
- address
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御のデータ処理装置にお
けるマイクロプログラムロード方式に係り、特に容量の
制限された書込み可能制御メモリを備えたマイクロプロ
グラム制御の特定用途向き集積回路に好適なマイクロプ
ログラムロード方式〔従来の技術〕 ＬＳＩ技術の進歩により、それぞれの用途に向いた集積
回路が開発されるようになってきており。
けるマイクロプログラムロード方式に係り、特に容量の
制限された書込み可能制御メモリを備えたマイクロプロ
グラム制御の特定用途向き集積回路に好適なマイクロプ
ログラムロード方式〔従来の技術〕 ＬＳＩ技術の進歩により、それぞれの用途に向いた集積
回路が開発されるようになってきており。
特にマイクロプログラム制御の集積回路（マイクロプロ
グラム制御ＬＳＩ）は回路設計の容易性や機能変更や追
加等に対して柔軟に対応できる利点を有している。この
マイクロプログラム制御の集積回路には、マイクロプロ
グラムを格納する制御メモリ（Ｃ８）を外部に備える場
合と集積回路に内蔵する場合があるが、処理速度やピン
数の面から内蔵するのが一般的であり、更に機能の変更
や追加等に柔軟に対応するために、通常、書込み可能な
ＲＡＭで構成される。
グラム制御ＬＳＩ）は回路設計の容易性や機能変更や追
加等に対して柔軟に対応できる利点を有している。この
マイクロプログラム制御の集積回路には、マイクロプロ
グラムを格納する制御メモリ（Ｃ８）を外部に備える場
合と集積回路に内蔵する場合があるが、処理速度やピン
数の面から内蔵するのが一般的であり、更に機能の変更
や追加等に柔軟に対応するために、通常、書込み可能な
ＲＡＭで構成される。
この種のマイクプログラム制御ＬＳＩの従来の構成例を
第３図に示す、第３図において、制御メモリ３３は書込
み可能なＲＡＭで構成され、以下、これをＷＣ５（Ｗｒ
ｉｔａｂｌｅ Ｃｏｎｒｏｌ ５ｔｏｒｅ）と称す、電
源投入時のような起動時、外部メモリ等からマイクロプ
ログラムがデータ切替回路３４を介してＷＣ８３３にロ
ードされる。この時、ＷＣＳ３３のロードアドレスは、
ロードアドレス生成回路３Ｇからアドレス切替回路３２
を介して与えられる。このロードアドレス生成回″ｊ６
３６は、汎用マイクロプロセッサ等からの制御信号でロ
ードに先立って初期化され、ＷＣ８３３に１マイクロ命
令が書込まれるごとにインクリメントされる。通常の動
作時は、マイクロプログラムの実行順序を制御するシー
ケンサ３１からの次マイクロ命令アドレスがアドレス切
替回路３２を介してＷＣ８３３に与えられ、ＷＣ８３３
から読出されたマイクロ命令がデータ切替回路３４を介
してマイクロ命令レジスタ３５にセラ１−され、該マイ
クロ命令が実行されるや同時に、このマイクロ命令レジ
スタ２５の実行中のマイクロ命令の次アドレス制御フィ
ールドがシーケンサ３１に取込まれ、シーケンサ３１に
よって次マイクロ命令アドレスが生成される。
第３図に示す、第３図において、制御メモリ３３は書込
み可能なＲＡＭで構成され、以下、これをＷＣ５（Ｗｒ
ｉｔａｂｌｅ Ｃｏｎｒｏｌ ５ｔｏｒｅ）と称す、電
源投入時のような起動時、外部メモリ等からマイクロプ
ログラムがデータ切替回路３４を介してＷＣ８３３にロ
ードされる。この時、ＷＣＳ３３のロードアドレスは、
ロードアドレス生成回路３Ｇからアドレス切替回路３２
を介して与えられる。このロードアドレス生成回″ｊ６
３６は、汎用マイクロプロセッサ等からの制御信号でロ
ードに先立って初期化され、ＷＣ８３３に１マイクロ命
令が書込まれるごとにインクリメントされる。通常の動
作時は、マイクロプログラムの実行順序を制御するシー
ケンサ３１からの次マイクロ命令アドレスがアドレス切
替回路３２を介してＷＣ８３３に与えられ、ＷＣ８３３
から読出されたマイクロ命令がデータ切替回路３４を介
してマイクロ命令レジスタ３５にセラ１−され、該マイ
クロ命令が実行されるや同時に、このマイクロ命令レジ
スタ２５の実行中のマイクロ命令の次アドレス制御フィ
ールドがシーケンサ３１に取込まれ、シーケンサ３１に
よって次マイクロ命令アドレスが生成される。
（発明が解決しようとするｉｉ！！り
従来技術では、電源投入時といった起動時に外部メモリ
等からＷＣ８にマイクロプログラムをロードするだけで
あり、使用するＷＣ８の容量以上のマイクロブ１コグラ
ムを処理速度を低下させることなく実行することはでき
ず、特にＷＣ８を内蔵するマイクロプログラム制御ＬＳ
Ｉでは、チップ面積の制約から内蔵でさるＷＣ８容斌に
は制限があり、複雑な処理機能を実現する妨げとなって
いた。
等からＷＣ８にマイクロプログラムをロードするだけで
あり、使用するＷＣ８の容量以上のマイクロブ１コグラ
ムを処理速度を低下させることなく実行することはでき
ず、特にＷＣ８を内蔵するマイクロプログラム制御ＬＳ
Ｉでは、チップ面積の制約から内蔵でさるＷＣ８容斌に
は制限があり、複雑な処理機能を実現する妨げとなって
いた。
本発明の目的は、容量の制限されたＷＣ８を備えたマイ
クロプログラム制御の集積回路において。
クロプログラム制御の集積回路において。
該ＷＣ８容蓄以上のマイクロプログラムを処理速度を低
下させることなく実行できるようにして。
下させることなく実行できるようにして。
この種のマイクロプログラム制御ＬＳＩで複雑な処理を
可能どするマイクロプログラムロード方式を提供するこ
とにある。
可能どするマイクロプログラムロード方式を提供するこ
とにある。
上記目的を達成するために、本発明は、マイクロプログ
ラムを格納する制御メモリを独立にアクセス可能な複数
バンクからなる書込み可能メモリで構成し、あるバンク
に格納されたマイクロプログラムの実行中に他のバンク
にマイクロプログラムをロードすることを特徴とするも
のである。
ラムを格納する制御メモリを独立にアクセス可能な複数
バンクからなる書込み可能メモリで構成し、あるバンク
に格納されたマイクロプログラムの実行中に他のバンク
にマイクロプログラムをロードすることを特徴とするも
のである。
ある処理機能を実現するのに、約１２００ステツプのマ
イクロプログラムが必要であり、そのための専用ＬＳＩ
には高々５Ｊ、２ステツプ（マイク口語）分のメモリし
か内蔵できないとする。この場合、２５６ステツプづつ
の２バンクＷＣ８構成とし、マイクロプログラムを２５
６ステツプ以内の複数の独立した。逐次実行モジュール
に分割しく例えば、２４０，２００，２３０，２］、０
，１５０．１７０というように）、一方のバンクのマイ
クロプログラム・モジュールの実行中に他のバンクにマ
イクロプログラム・モジュールをロードする動作を繰返
すことにより、ＷａＳ容量以上のマイクロプログラムの
実行が処理速度を低下させることなく実現できる。上記
の例の場合、２５６ステツプ以内の独立した逐次実行モ
ジュールという制約はあるが、マイクロプログラムでは
、全体として大きな容量は必要な機能の場合も、それを
実現する個々の処理ステップはそれほど大きくなること
はないので問題とならない。
イクロプログラムが必要であり、そのための専用ＬＳＩ
には高々５Ｊ、２ステツプ（マイク口語）分のメモリし
か内蔵できないとする。この場合、２５６ステツプづつ
の２バンクＷＣ８構成とし、マイクロプログラムを２５
６ステツプ以内の複数の独立した。逐次実行モジュール
に分割しく例えば、２４０，２００，２３０，２］、０
，１５０．１７０というように）、一方のバンクのマイ
クロプログラム・モジュールの実行中に他のバンクにマ
イクロプログラム・モジュールをロードする動作を繰返
すことにより、ＷａＳ容量以上のマイクロプログラムの
実行が処理速度を低下させることなく実現できる。上記
の例の場合、２５６ステツプ以内の独立した逐次実行モ
ジュールという制約はあるが、マイクロプログラムでは
、全体として大きな容量は必要な機能の場合も、それを
実現する個々の処理ステップはそれほど大きくなること
はないので問題とならない。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例の構成図である１本実施例で
は、マイクロプログラムを格納する書込み可能制御メモ
リ（ＷＣＳ ） １３は、各々独立にアクセス可能な２
パンクＷＣ８］、、、ＷＣ８２よりなるとしている。マ
イクロ命令！ノジスタ１５は実行中のマイクロ命令を保
持している。シーケンサ１１はマイクロ命令レジスタ１
５中のマイクロ命令の次アドレス制御フィールドや演算
部（図示せず）からの信号を入力として次に実行すべき
マイクロ命令の保持されたＷＣ８Ｉ−あるいはＷＣ５２
の読出しアドレスを出力する。ロードアドレス生成回路
１６は、外部のメモリからマイクロプログラムをロード
する際にｗｃｓｉ、あるいはＷＣ８２の書込みアドレス
を生成する。ＷＣＳ選択回路１２．１４は、実行中のマ
イクロプログラムを保持しているＷＣ８ＩあるいはＷＣ
８２及び外部からマイクロプログラムをロードする同Ｗ
Ｃ８ＩあるいはＷＯ８２を選択してアドレスやマイクロ
命令を入出力する回路である。ＷＣＳ選択制御回路１７
は、シーケンサ１１からのアドレス情報にもとづいてＷ
Ｃ８選択回路１２．１４を制御する回路である。なお、
シーケンサ１１すなわちマイクロプログラムから見て、
ＷＯ８１とＷＯ８２は連続した同一のアドレス空間にお
かれ、このアドレスの最上位ビットを使ってＷＣ８Ｉ、
２の選択が行われるとする。ＷＣＳ識別信号は現在実行
中のＷＯ２を示す。
は、マイクロプログラムを格納する書込み可能制御メモ
リ（ＷＣＳ ） １３は、各々独立にアクセス可能な２
パンクＷＣ８］、、、ＷＣ８２よりなるとしている。マ
イクロ命令！ノジスタ１５は実行中のマイクロ命令を保
持している。シーケンサ１１はマイクロ命令レジスタ１
５中のマイクロ命令の次アドレス制御フィールドや演算
部（図示せず）からの信号を入力として次に実行すべき
マイクロ命令の保持されたＷＣ８Ｉ−あるいはＷＣ５２
の読出しアドレスを出力する。ロードアドレス生成回路
１６は、外部のメモリからマイクロプログラムをロード
する際にｗｃｓｉ、あるいはＷＣ８２の書込みアドレス
を生成する。ＷＣＳ選択回路１２．１４は、実行中のマ
イクロプログラムを保持しているＷＣ８ＩあるいはＷＣ
８２及び外部からマイクロプログラムをロードする同Ｗ
Ｃ８ＩあるいはＷＯ８２を選択してアドレスやマイクロ
命令を入出力する回路である。ＷＣＳ選択制御回路１７
は、シーケンサ１１からのアドレス情報にもとづいてＷ
Ｃ８選択回路１２．１４を制御する回路である。なお、
シーケンサ１１すなわちマイクロプログラムから見て、
ＷＯ８１とＷＯ８２は連続した同一のアドレス空間にお
かれ、このアドレスの最上位ビットを使ってＷＣ８Ｉ、
２の選択が行われるとする。ＷＣＳ識別信号は現在実行
中のＷＯ２を示す。
第２図にシステム全体の構成例を示す、これは、第１図
の構成をとるマイクロプログラム制御の特定用途向きＬ
ＳＩ２１．全体を制御する汎用のマイクロプロセッサ２
２、マイクロプロセッサ２２のプログラムやデータを保
持するメモリ２３、特定用途向きＬＳＩ２１からのＷＣ
８識別信号からマイクロプロセッサ２２への割込み要求
信号を生成する割込み生成部２４．及びデータバス２５
゜アドレスバス２６からなる。ＬＳＩ２１へロードされ
るマイクロプログラムは、マイクロプロセッサ２２のデ
ータとしてメモリ２３へ保持されており、マイクロプロ
セッサ２２の制御のもとに適宜ＬＳＩ２１のＷＣ８Ｉあ
るいはＷＯ５２にロードされる１割込み生成部２４はＬ
Ｓ Ｉ ２１からのＷＣＳｇ別信号から、ＷＯ２の切替
りを示す割込み要求信号を生成し、この割込み要求に応
えてマイクロプロセッサ２２がメモリ２３から必要なマ
イクロプログラムを読出し、ＬＳＩ２１へ転送する。
の構成をとるマイクロプログラム制御の特定用途向きＬ
ＳＩ２１．全体を制御する汎用のマイクロプロセッサ２
２、マイクロプロセッサ２２のプログラムやデータを保
持するメモリ２３、特定用途向きＬＳＩ２１からのＷＣ
８識別信号からマイクロプロセッサ２２への割込み要求
信号を生成する割込み生成部２４．及びデータバス２５
゜アドレスバス２６からなる。ＬＳＩ２１へロードされ
るマイクロプログラムは、マイクロプロセッサ２２のデ
ータとしてメモリ２３へ保持されており、マイクロプロ
セッサ２２の制御のもとに適宜ＬＳＩ２１のＷＣ８Ｉあ
るいはＷＯ５２にロードされる１割込み生成部２４はＬ
Ｓ Ｉ ２１からのＷＣＳｇ別信号から、ＷＯ２の切替
りを示す割込み要求信号を生成し、この割込み要求に応
えてマイクロプロセッサ２２がメモリ２３から必要なマ
イクロプログラムを読出し、ＬＳＩ２１へ転送する。
次に、第１図の動作を説明する。ここで、マイクロプロ
グラムを、１バンクあたりのＷＯ２にロードできる容量
と実行順序にもとづいてｐｉ、ｐ２、Ｐ３．Ｐ４．Ｐ５
．Ｐ６と分け（局所的にＰ２からＰｌへ戻るといった分
岐等は無いように分割する）、必要とする特定の処理機
能はＰＬ、Ｐ２、Ｐ３．Ｐ４．Ｐ５．Ｐ６の順にマイク
ロプログラムを繰返し、実行することにより実現される
ものとする。
グラムを、１バンクあたりのＷＯ２にロードできる容量
と実行順序にもとづいてｐｉ、ｐ２、Ｐ３．Ｐ４．Ｐ５
．Ｐ６と分け（局所的にＰ２からＰｌへ戻るといった分
岐等は無いように分割する）、必要とする特定の処理機
能はＰＬ、Ｐ２、Ｐ３．Ｐ４．Ｐ５．Ｐ６の順にマイク
ロプログラムを繰返し、実行することにより実現される
ものとする。
まず、汎用マイクロプロセッサ２２の制御下などで、Ｗ
ＣＳ選択制御回路１７により制御メモリ１３のＷＣ５Ｉ
がロードＷＣ８とされるとともに。
ＣＳ選択制御回路１７により制御メモリ１３のＷＣ５Ｉ
がロードＷＣ８とされるとともに。
ロードアドレス生成回路１６が初期化される。その後、
汎用マイクロプロセッサ２２によりメモリ２３からマイ
クロプログラムの２１部分が読出され、ＷＣＳ選択回路
１４を介してｗｃｓｉに書込まれる。この時のｗｃｓｉ
のアドレスはロードアドレス生成回路１６からＷＣ８選
択回路１２を介して与えられ、１マイクロ命令が書込ま
れるごとに自動的にインクリメントされる。ＷＯ５１へ
の書込み信号はロードデータの転送と同期して与えられ
る。
汎用マイクロプロセッサ２２によりメモリ２３からマイ
クロプログラムの２１部分が読出され、ＷＣＳ選択回路
１４を介してｗｃｓｉに書込まれる。この時のｗｃｓｉ
のアドレスはロードアドレス生成回路１６からＷＣ８選
択回路１２を介して与えられ、１マイクロ命令が書込ま
れるごとに自動的にインクリメントされる。ＷＯ５１へ
の書込み信号はロードデータの転送と同期して与えられ
る。
マイクロプログ５４２１部分がＷＣ５Ｉにロードされる
と、汎用マイクロプロセッサ２２より読動がかけられ、
シーケンサ１１にもとづいて、該Ｗ（：Ｓｌにロードさ
れたマイクロプログラムの２１部分の実行が開始される
。一方、ＷＣＳ選択制御回路１７はシーケンサ１１から
のアドレス情報によりＷＯ８２を次のロードＷＣ８とす
る。これにより、次にメモリ２３より読出されるマイク
ロプログラムの２２部分は制御メモリ１３のＷＯ８２に
ロードされる。
と、汎用マイクロプロセッサ２２より読動がかけられ、
シーケンサ１１にもとづいて、該Ｗ（：Ｓｌにロードさ
れたマイクロプログラムの２１部分の実行が開始される
。一方、ＷＣＳ選択制御回路１７はシーケンサ１１から
のアドレス情報によりＷＯ８２を次のロードＷＣ８とす
る。これにより、次にメモリ２３より読出されるマイク
ロプログラムの２２部分は制御メモリ１３のＷＯ８２に
ロードされる。
マイクロプログラムの実行が進み、２２部分に移ると、
ＷＣ８選択制御回路１７によりＷＣ８ＩがロードＷＣＳ
に、ＷＯ８２が実行ＷＣＳに選択され、また、ＷＣ８識
別信号によりＷＯ２の切替りが割込み生成部２４に通知
される０割込み生成部２４では、ＷＯ２の切替りを示す
割込み要求信号を生成し、これを受けてマイクロプロセ
ッサ２２はロードアドレス生成回路１６をＷＣ５Ｉの先
頭に初期化して、マイクロプログラムの２３部分をメモ
リ２３より読出してＷＣ５Ｉにロードする。
ＷＣ８選択制御回路１７によりＷＣ８ＩがロードＷＣＳ
に、ＷＯ８２が実行ＷＣＳに選択され、また、ＷＣ８識
別信号によりＷＯ２の切替りが割込み生成部２４に通知
される０割込み生成部２４では、ＷＯ２の切替りを示す
割込み要求信号を生成し、これを受けてマイクロプロセ
ッサ２２はロードアドレス生成回路１６をＷＣ５Ｉの先
頭に初期化して、マイクロプログラムの２３部分をメモ
リ２３より読出してＷＣ５Ｉにロードする。
以下同様に、マイクロプログラムの２４部分はＷＯ５２
に、２５部分はＷＣ５Ｉに、２６部分はＷＯ５２に、実
行と並行して順次ロードされる。
に、２５部分はＷＣ５Ｉに、２６部分はＷＯ５２に、実
行と並行して順次ロードされる。
以上説明したように１本発明によれば、マイクロプログ
ラム制御の特定用途向きＬＳＩ等において、チップに内
蔵された書込み可能制御メモリの容量以上のマイクロプ
ログラムを処理速度を低下させること無く、実行するこ
とが可能と成る。従ってかなり大きいマイクロプログラ
ムを必要とする複雑な処理の高機能処理が実現できるい
ラム制御の特定用途向きＬＳＩ等において、チップに内
蔵された書込み可能制御メモリの容量以上のマイクロプ
ログラムを処理速度を低下させること無く、実行するこ
とが可能と成る。従ってかなり大きいマイクロプログラ
ムを必要とする複雑な処理の高機能処理が実現できるい
第１図は本発明のマイクロプログラムロード方式の一実
施例の構成図、第２図は第１図の構成マイクロプログラ
ム制御ＬＳＩを使用するシステムの一例を示す図、第３
図は従来のマイクロプログラムロード方式を説明する図
である。 １１・・・シーケンサ、 １２，１４・・・ＷＣＳ選
択回路、 １３・・・制御メモリ、 】−５・・・マイ
クロ命令レジスタ、 １６・・・ロードアドレス生成
回路、 １７・・・ＷＣＳ選択ル制御回路。 第３図
施例の構成図、第２図は第１図の構成マイクロプログラ
ム制御ＬＳＩを使用するシステムの一例を示す図、第３
図は従来のマイクロプログラムロード方式を説明する図
である。 １１・・・シーケンサ、 １２，１４・・・ＷＣＳ選
択回路、 １３・・・制御メモリ、 】−５・・・マイ
クロ命令レジスタ、 １６・・・ロードアドレス生成
回路、 １７・・・ＷＣＳ選択ル制御回路。 第３図
Claims (1)
- （１）マイクロプログラム制御のデータ処理装置におい
て、マイクロプログラムを格納する制御メモリを独立に
アクセス可能な複数バンクからなる書込み可能メモリで
構成し、あるバンクに格納されたマイクロプログラムの
実行中に他のバンクにマイクロプログラムをロードする
ことを特徴とするマイクロプログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209289A JPH02252024A (ja) | 1989-03-24 | 1989-03-24 | マイクロプログラムロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209289A JPH02252024A (ja) | 1989-03-24 | 1989-03-24 | マイクロプログラムロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252024A true JPH02252024A (ja) | 1990-10-09 |
Family
ID=13479419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209289A Pending JPH02252024A (ja) | 1989-03-24 | 1989-03-24 | マイクロプログラムロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187146A (ja) * | 1992-03-31 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | ファームウェアを記憶するための装置 |
-
1989
- 1989-03-24 JP JP7209289A patent/JPH02252024A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06187146A (ja) * | 1992-03-31 | 1994-07-08 | Internatl Business Mach Corp <Ibm> | ファームウェアを記憶するための装置 |
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