JPH01120048A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に固相エピ
タキシャル成長技術を応用した。バイポー５０ＭＯ５構
造形成に好適な製造方法に関する。

〔従来の技術〕

ＬＳＩプロセスにおいてＳｉのエピタキシャル成長は、
バイポーラトランジスタの高濃度ｎ中層上に低濃度不純
物層を形成する技術として広く用いられてきた。

近年、バイポーラトランジスタの高速化を目的として、
エミッタ・ベース・コレクタ層のシャロー化をはかるた
め、エピタキシャル成長時の基板温度を従来の１０００
℃以上から、８００層程度に低温化する試みが多くなさ
れている。

一方、エピタキシャル成長の新しい応用として、絶縁膜
開孔部のシードより絶縁膜上横方向に結晶成長を行わせ
、Ｓ○Ｉ　　（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）構造を作る試みも数多く報告されている。ＳＯＩ
構造は、特にＭＯＳトランジスタのソース・ドレイン寄
生容量低減、α線耐性の向上、ＣＭＯＳトランジスタ構
造のラッチアップ現象防止に効果的である。第２図は、
その−例を示したもので、多結晶Ｓｉをストリップヒー
タ加熱によって溶融し、再結晶化させてＳ○工層を形成
し、ＣＭＯ９）−＝ランジスタを形成している。（１９
８４年、インク−ナショナル・エレクトロンデバイスミ
ーティング会議録、Ｐ、　８１２　　Ｂ−Ｙ、　Ｔｓａ
ｕｒ他５）さらに、この例では同一チツブ上、別のＳｉ
開孔部に気相化学成長法によりＳｉを選択エピタキシャ
ル成長させて、バイポーラトランジスタをつくることに
よって、いわゆる、バイポーラＣＭＯ８構造を形成し、
ＬＳ　Ｉの低消費電力、高集積、高速化を実現する試み
が述べられている。

〔発明が解決しようとする問題点〕

しかるに、上記の従来技術によっては、同一チップ上に
、５ＯＩｆｔＷ造のＭＯＳトランジスタと、バイポーラ
トランジスタとを形成するために、２つの異なったエピ
タキシャル成長法を駆使する必要があり、製造工程が複
雑になるという問題点があった。

そこで、本発明の目的は、ＳＯＩ構造形成と低温エピタ
キシャル成長によるバイポーラトランジスタなどの素子
の形成とを１つのエピタキシャル成長法によって実現し
、高性能のバイポーラトランジスタ、バイポーラＣＭＯ
Ｓトランジスタなどの半導体素子を形成する製造方法を
提供することにある。

〔問題点を解決するための手段〕

上記目的は、エピタキシャル成長法として、非晶質ｓｉ
の単結晶化という固相エピタキシャル成長法を用いるこ
とにより達成される。

さらに、バイポーラトランジスタなど、エピタキシャル
成長のシード上に素子を形成する場合、シード形成のた
めの絶縁膜穴開けのパターニング方位を、（１００｝Ｓ
ｉ基板に対し、従来、　ＳＯＩ構造形成に有利と考えら
れている方位と異なる＜１１０＞方向±２０’の方向に
選ぶことが有効である。

従って、バイポーラＣＭＯ３構造をすくる場合、上記パ
ターニング方位は、ＭＯＳトランジスタ用には、（１０
０＞±２０°、バイポーラトランジスタ用には、＜１１
０＞±２０”とすればよい。

〔作用〕

Ｓｉの固相エピタキシャル成長（Ｓｏｌｉｄ　Ｐｈａｓ
ｅＥｐｉｔａｘｙ　：　Ｓ　Ｐ　Ｅ）法は、第３図に示
したように結晶成長のシード３となる清浄Ｓｉ表面を有
する試料に非晶質Ｓｉ４を堆積し、６００層程度の温度
で熱処理することによりこれを単結晶化する方法である
。単結晶化は、縦方向（Ｖ（Ｖｅｒｔｉｃａｌ）　−８
ＰＥ）だけでなく横方向（Ｌ（Ｌａｔａｒａｌ）　−Ｓ
　Ｐ　Ｅ　）にも生ずるため、Ｓ　ＯＩ　（Ｓｉｌｉｃ
ｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）層５が形成できる。

また、６００″Ｃ程度の低温プロセスであるため、不純
物を高濃度に含むＳｉをシードとしても、低濃度エピタ
キシャルＳｉ５が形成できる。すなわち、Ｓｉ膜の表面
溶融を用いたレーザアニール法などと異なり、不純物の
わき上がりは生じず、バイポーラ素子などへの適用も可
能である。このように、ＳＰＥ法というただ１つの結晶
成長法によって、８０１層（Ｌ−８ＰＥ）とバイポーラ
素子用などのエビ成長（Ｖ−８ＰＥ）とを同時に行うこ
とが可能である。

我々の研究によると、Ｌ−３ＰＥ層は現状では多くの結
晶欠陥を含んでいる。これはＭＯＳトランジスタ形成に
は致命的ではないが、この欠陥は。

Ｖ−８ＰＥ層にまではみ出し、そこに形成した素子の特
性を劣化させる恐れのあることが明らかになった。第４
図（ａ）は、このようすを示した。

ノマルスキー干渉顕微鏡による平面写真の模式図である
。なお、ＳＰＥ後、欠陥観察のためのＷｒｉｇｈｔ　ｅ
ｔｃｈｉｎｇ処理を行っである。ＳＯＩ層４層上１シー
ド上Ｖ−８ＰＥ層４２に、結晶欠陥に基づくエッチビッ
ト４３が分布しているのがわかる。

さらに、Ｓｉ膜厚を変えた実験から、この欠陥のくい込
み距離４４は、膜厚にほぼ比例し、その約１．５倍であ
ることがわかった。素子の微細化に伴い、シード幅４５
を小さくしていくと、ｖ−８ＰＥ層全面がこの欠陥でお
おわれてしまうことになる。これは、従来多く報告され
ているように、Ｌ−８ＰＨに有利な（１００｝Ｓｉ基板
を用い。

シード形成のための絶縁膜のパターニングを（１００＞
方向とした場合である。

今回、我々は、上記パターニング方位を＜１１０＞方向
±２０″となるようにとると、上記欠陥のくい込みが著
しく減少することを新たに見出した。

第４図（ｂ）はこれを模式的に示したものである。

Ｖ−８ＰＥ層両端に別種の欠陥がｔｊＡ察されるが、こ
れは、第５図に示したように（１１１）ファセット５１
形成に基づく微小双晶４６である。この双晶ノくイ込ミ
距ｌ５４７は、膜４のｅｏｇ５４．７＠４０．５８　倍
と小さく、また、この双晶の存在がＬ−５ＰＥＪＩから
の転位等の欠陥のくい込みを防止しているものと推測さ
れる。

以上の事情により、絶縁膜のバターニング方位は、Ｌ−
８ＰＥｐａを素子形成に用いるか、ｖ−５ＰＥ層を用い
るかによって、別々に最適化する必要がある０例えば、
同一チップ上に、ＣＭＯＳトランジスタとバイポーラト
ランジスタを有するいわゆるバイポー５０ＭＯ８構造を
形成する場合、０ＭＯ８用のＳＯＩ層形成のためのシー
ドは＜１００＞方向±２０°のパターニングで作り、バ
イポーラトランジスタ用のシードは＜１１０＞方向±２
０°のパターニングで作っておくことが有効である。

なお、Ｓｉ基板が（１００）から±１０″傾いている場
合においても、バターニング方位を、同じ角度だけ傾い
た等価な方位とすることが同じ効果が得られる。

〔実施例〕

［実施例１］ まず、ＳＰＥ法を用いて、Ｓ○ＩＣＭＯ８及びバイポー
ラトランジスタを同一基板上に形成した例について述べ
る。第１図（ａ）はその断面構造を示したものである。

素子の基本構造は、第２図に示した公知例と同様である
が、Ｌ−８ＰＥ及びＶ−８ＰＥに好適なように、ＳＰＥ
のためのシード領域を形成しである点が異なる。すなわ
ち、第１図（ｂ）に平面図として示したように、ＳＯＩ
形成用のシード１３は＜１００＞方向に５ｉＯｚ膜をパ
ターニングして形成し、バイポーラ用のシード１４は、
＜１１０＞方向にパターニングしである。

超高真空中でシード表面を清浄化し、非晶質Ｓｉを０．
４　　ｐｍ堆積した後、６００℃、４時間の窒素雰囲気
中熱処理によってＳＰＥ成長させた。

続いて、残存する非晶［Ｓｉを除去すると共に、単結晶
層を島状に加工し、表面酸化することにより、５ＰＥＳ
ＯＩ層１５及び、ＳＰＥエピタキシャルＳｉ層１６を分
離した。その後、バイポーラトランジスタのコレクタ・
ベース用イオン打込み。

ＭＯＳトランジスタのゲート形成、ソース・ドレインイ
オン打込み、電極形成等、通常の形成プロセスに従って
素子を形成した。

ＳＰＥ法を用いると、ＳＯＩ及びバイポーラ用単結晶層
形成を単一のプロセスで行えるだけでなく、バイポーラ
用エピタキシャルＳｉ膜厚を従来の１μｍ以上から０．
５　μｍ以下に低減でき、バイポーラトランジスタの高
速化が実現できた。

本実施例では、ＳＰＥを行った後に、コレクタ・ベース
・エミッタを形成したが、非晶質Ｓｉの段階でこれらの
不純物をイオン打込みしておけば、不純物の活性化温度
を従来の９００℃から６００℃程度まで低温化すること
が可能となり、より一層の不純物分布のシャロー化が実
現できる。同時にｌＭｏ５トランジスタの形成温度を低
温化するためには、ゲート酸化膜を高圧酸化あるいはプ
ラズマ酸化によって形成すること、さらに、ゲート形成
後、ソース・ドレイン領域をＳｉイオン打込みによって
再び非晶質化した後、不純物イオンを打込み、活性化温
度を６００℃程度とすることによればよい。

すなわち１本発明によれば、バイポーラＣＭＯ３の形成
法を実質的に８００℃以下に低温化することが可能であ
る。

［実施例２］ 次に、寄生容量を低減したバイポーラトランジスタを形
成した例について述べる。第６図はその断面構造図であ
り、以下第７図に従ってプロセス工程を述べる。

（１００）　ｐ型Ｓｉ基板１にＬＯＣＯ３Ｍ化。

Ａｓイオン打込みを用いてｎ十埋込層６］を形成した後
、Ｓ　ｉ　Ｏｘ膜２を（１１０＞方向にパターニングし
シードを形成し、非晶質Ｓｉ推秋、コレクタ用Ｐ、ベー
ス用Ｂイオン打込み後、６００℃ｈｒの窒素雰囲気中熱
処理によってＳＰＥエピタキシャルＳｉ層１６を形成し
た。この層は側壁を（１１１）ファセットとする台形状
となった。

（ａ）次に残存した非晶質Ｓｉ層３２を除去し、表面酸
化後、Ａｒスパッタエツチングによって。

Ｓｉ層側面にベース電極引出し用開孔部を設けた。

（ｂ）続いて、全面に、多結晶５ｉ６２を異方性の大き
い蒸着法によって堆積し、Ｂをドーピングした後、同様
のスパッタエッチ及びリフトオフ法によって、単結晶層
側面及び上面の多結晶Ｓｉを除去した。（ｃ）次に、表
面再酸化後、ＣＶＤ５ｉＯｚ膜６４を全面に堆積した。

（ｄ）続いて。

全面にホトレジストを塗布しエッチバック法により表面
平担化すると共に、単結晶層上面を露出させ、Ａｓドー
プされたｎ十多結晶５ｉ６５よりエミッタ拡散を行った
。最後に、コレクタ・ベース用コンタクト穴あけ、Ａ１
＠極形成を行い、第６図の構造のバイポーラトランジス
タを形成した。

本構造においては、低温化による不純物分布のシャロー
化と共に、寄生ベース領域がなくなっているため、大幅
な高速化が実現できた。

なお１本構造のバイポーラトランジスタを用いて、実施
例１に示したようなバイポーラＣＭＯＳ構造を実現する
ことも可能である。

〔発明の効果〕

本発明によれば、固相エピタキシャル成長法というただ
１つの低温結晶成長法を用いるだけで、ＳＯＩ構造を有
する０ＭＯ８）−ランジスタ、エミッタ・ベース・コレ
クタをシャロー化した高性能バイポーラトランジスタを
、同一チップ上に形成できる。

【図面の簡単な説明】

第１図は１本発明の一実施例を示す断面図及び平面図、
第２図は従来例の素子の一例を示す断面図、第３図は、
ＳＰＥの原理説明するための断面図、第４図は、　５ｉ
Ｏｚ膜のパターニング効果を示す平面図、第５図は、（
１１１）ファセット形成を示す断面図、第６図および第
７図は１本発明の一実施例の断面構造を示す図及びプロ
セス工程断面図である。 １１・・・ＣＭＯＳトランジスタ、１２・・・バイポー
ラトランジスタ、１３・・・（１００＞パターニングシ
ード、１４・・・（１１０＞パターニングシード、１５
−８　Ｐ　Ｅ　Ｓ　ＯＩ層、１６　・Ｓ　Ｐ　Ｅ　：ｒ
−ピタ”Ｉシ第　１　図 （反り ＶＪ　ｚ　閉 ／２ トーーーーーーーーＨ ■　３　図 ３３　Ｓρ工屑 不　４　図 ｉｒ。 ４２　Ｖ−５ＰＥ４ ４５　シート幅 ４６　１１１ノ１＼７１ｉｅ ４７　イズ九【ノド７ズ１１３ベパ 主ペイ巨Ｍ ■　５　図 晶　　邑 γ　７　図 第　７　　図

Claims (1)

1. 【特許請求の範囲】 １、下地Ｓｉ層に絶縁膜を形成し、該絶縁膜に設けた開
   孔部をシードとしてエピタキシャル成長により、シード
   上あるいは絶縁膜上に単結晶Ｓｉを形成し、該単結晶Ｓ
   ｉ中に半導体素子を形成する半導体装置の形成方法にお
   いて、非晶質Ｓｉを８００℃以下の熱処理によつて単結
   晶化する固相エピタキシャル成長法を用い、シード上及
   びその近傍にバイポーラトランジスタを、絶縁膜上にＭ
   ＯＳトランジスタを形成することを特徴とする半導体装
   置の製造方法。 ２、下地Ｓｉ層上に絶縁膜を形成し、該絶縁膜に設けた
   開孔部をシードとしてエピタキシャル成長により、シー
   ド上あるいはその近傍に単結晶Ｓｉを形成し、該単結晶
   Ｓｉ中に半導体素子を形成する半導体装置の形成方法に
   おいて、上記下地Ｓｉ層は｛１００｝Ｓｉ層であり、上
   記開孔部のための絶縁膜のパターニング方位を ＜１１０＞方向±２０゜の方向に選び固相エピタキシャ
   ル成長によって上記単結晶Ｓｉを形成することを特徴と
   する特許請求の範囲第１項記載の半導体装置の製造方法
   。 ３、＜１１０＞方向±２０゜の方向にパターニングした
   絶縁膜開孔部上の単結晶Ｓｉ中にバイポーラトランジス
   タを形成すると共に、同一チップ内において、＜１００
   ＞方向±２０゜の方向にパターニングした開孔部より絶
   縁膜上に横方向固相エピタキシャル成長させた形成した
   単結晶Ｓｉ中にＭＯＳトランジスタを形成することを特
   徴とする特許請求の範囲第１項もしくは第２項記載の半
   導体装置の製造方法。