JPH01135014A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01135014A JPH01135014A JP29201787A JP29201787A JPH01135014A JP H01135014 A JPH01135014 A JP H01135014A JP 29201787 A JP29201787 A JP 29201787A JP 29201787 A JP29201787 A JP 29201787A JP H01135014 A JPH01135014 A JP H01135014A
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- JP
- Japan
- Prior art keywords
- soi layer
- opening
- semiconductor device
- substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特にＳＯＩ構
造の形成に好適な方法に関する。
造の形成に好適な方法に関する。
近年、ＬＳＩの３次元集積化、あるいは、ＭＯＳＦＥＴ
の短チャンネル効果の抑制、α線によるソフトエラーの
防止等を目的としてＳＯＩ構造が注目されている。これ
には、絶縁膜上に県結晶Ｓｉを形成する技術が必要であ
るが、特に、絶縁膜をＳｉＯ２膜のような非晶質膜とす
る場合、非晶質の上にｍ結晶Ｓｉを形成する必要がある
。この要求を満たす種々の方法が提案されている中で、
非晶質Ｓｉの横方向固相エピタキシャル成長法（ｌａｔ
ｅｒａｌ ５ｏｌｉｄ ｐｈａｓｅ ［Ｅｐｉｔａｘｙ
； Ｌ −Ｓ Ｐ Ｅ ）は、低温プロセス、かつウェ
ーハ面内均−性などの点で、将来のサブミクロンＵ Ｌ
Ｓ Ｉに最も適合した技術と考えられる。
の短チャンネル効果の抑制、α線によるソフトエラーの
防止等を目的としてＳＯＩ構造が注目されている。これ
には、絶縁膜上に県結晶Ｓｉを形成する技術が必要であ
るが、特に、絶縁膜をＳｉＯ２膜のような非晶質膜とす
る場合、非晶質の上にｍ結晶Ｓｉを形成する必要がある
。この要求を満たす種々の方法が提案されている中で、
非晶質Ｓｉの横方向固相エピタキシャル成長法（ｌａｔ
ｅｒａｌ ５ｏｌｉｄ ｐｈａｓｅ ［Ｅｐｉｔａｘｙ
； Ｌ −Ｓ Ｐ Ｅ ）は、低温プロセス、かつウェ
ーハ面内均−性などの点で、将来のサブミクロンＵ Ｌ
Ｓ Ｉに最も適合した技術と考えられる。
第２図は、Ｌ−８ＰＥ法の原理を示したものである。Ｓ
ｉ基板１に、ＳｉＯ２膜２を形成し、開孔部３を設ける
。続いて、非晶質Ｓｉ４を全面に堆積し、６００℃程度
の熱処理を行うことにより、開花部３をシード（種結晶
）として、非晶質Ｓｉを単結晶化し、ＳＯＩ層５を形成
するのが、Ｌ−８ＰＥ法である。
ｉ基板１に、ＳｉＯ２膜２を形成し、開孔部３を設ける
。続いて、非晶質Ｓｉ４を全面に堆積し、６００℃程度
の熱処理を行うことにより、開花部３をシード（種結晶
）として、非晶質Ｓｉを単結晶化し、ＳＯＩ層５を形成
するのが、Ｌ−８ＰＥ法である。
Ｌ−８ＰＥにおいては、得られるＳＯＩ層の広さ及び結
晶性は、結晶成長の進行する面（ファセット）に大きく
依存する。すなわち、ＭＯ５ＦＥＴ応用に有利な（１０
０）Ｓｉ基板を用いた場合を例にとると、＜１００＞方
向へのＬ−８ＰＥでは（１１０）ファセットで結晶成長
が進行し、広くかつ結晶性の良好な５ＯＩｆｉ５が得ら
れるのに対し、＜１１０＞方向では（１１１）ファセッ
トで進行し、狭くかつ結晶性の悪い（微小双晶６を多く
含む）ＳＯＩ層しか得られないことが知られている。第
３図は、その様子を示す実験結果の平面図である。従っ
て、従来は（１００） Ｓｉ基板を用い＜１００＞方向
へ、Ｌ−８ＰＥさせることが最適と考えられている。す
なわち、シード部は、ＳｉＯ２膜を＜１００＞方向を辺
とするストライプ状に孔あけして作られている。
晶性は、結晶成長の進行する面（ファセット）に大きく
依存する。すなわち、ＭＯ５ＦＥＴ応用に有利な（１０
０）Ｓｉ基板を用いた場合を例にとると、＜１００＞方
向へのＬ−８ＰＥでは（１１０）ファセットで結晶成長
が進行し、広くかつ結晶性の良好な５ＯＩｆｉ５が得ら
れるのに対し、＜１１０＞方向では（１１１）ファセッ
トで進行し、狭くかつ結晶性の悪い（微小双晶６を多く
含む）ＳＯＩ層しか得られないことが知られている。第
３図は、その様子を示す実験結果の平面図である。従っ
て、従来は（１００） Ｓｉ基板を用い＜１００＞方向
へ、Ｌ−８ＰＥさせることが最適と考えられている。す
なわち、シード部は、ＳｉＯ２膜を＜１００＞方向を辺
とするストライプ状に孔あけして作られている。
しかるに、現実のＬＳＩ素子への応用を考えた場合、微
細化の観点から、シート部の面積はできるだけ小さくす
ることが望ましく、シードの平面形状は、長いストライ
ブ状でなく、境界をもった方形（四角形）となると考え
られる。
細化の観点から、シート部の面積はできるだけ小さくす
ることが望ましく、シードの平面形状は、長いストライ
ブ状でなく、境界をもった方形（四角形）となると考え
られる。
第４図は、方形のシードを用いたり、 −Ｓ Ｐ Ｅの
実験結果を示す平面写真の模写図である。（１００）Ｓ
ｉ基板を用い、＜１００＞方向Ｌ−８ＰＥが生ずるよう
に、ＳｉＯ２膜を＜、１００＞方向を辺とするようにパ
ターニングしであるが、コーナ一部４１より＜１１０＞
方向Ｌ −Ｓ Ｐ Ｅが生じ、（１１１） ファセット
が拡がり、ついには、成長フロン１〜全面が（１１１）
ファセットになってしまうことがわかる。シード７の開
口面形状が正方形の場合（第４図（ａ））、ＳＯＩ層の
多くは（１１１）ファセットで成長した結晶性の悪い微
小双晶６領域となる。また、長方形の場合（第４図（ｂ
））でも、十分、縦横比を大きくとらないと、結晶性の
良好なＳＯＩ層は、狭い三角形の領域４２に限定されて
しまう結果となる。
実験結果を示す平面写真の模写図である。（１００）Ｓ
ｉ基板を用い、＜１００＞方向Ｌ−８ＰＥが生ずるよう
に、ＳｉＯ２膜を＜、１００＞方向を辺とするようにパ
ターニングしであるが、コーナ一部４１より＜１１０＞
方向Ｌ −Ｓ Ｐ Ｅが生じ、（１１１） ファセット
が拡がり、ついには、成長フロン１〜全面が（１１１）
ファセットになってしまうことがわかる。シード７の開
口面形状が正方形の場合（第４図（ａ））、ＳＯＩ層の
多くは（１１１）ファセットで成長した結晶性の悪い微
小双晶６領域となる。また、長方形の場合（第４図（ｂ
））でも、十分、縦横比を大きくとらないと、結晶性の
良好なＳＯＩ層は、狭い三角形の領域４２に限定されて
しまう結果となる。
そこで、本発明の目的は、微細化に有利な方形のシード
を用いながらも、十分広く結晶性の良好なＳＯＩ層を形
成する方法を提供することにある。
を用いながらも、十分広く結晶性の良好なＳＯＩ層を形
成する方法を提供することにある。
上記目的は、Ｓｉ基板として（１００）面に代わって、
（１１０）面を用いること、及び＜１１０＞方向にＴ、
−Ｓ Ｐ Ｅするように、（１１０＞方向を辺として
含む方形にシードを設計しておくことにより達成される
。
（１１０）面を用いること、及び＜１１０＞方向にＴ、
−Ｓ Ｐ Ｅするように、（１１０＞方向を辺として
含む方形にシードを設計しておくことにより達成される
。
（１１０）基板を用いたＬ −Ｓ Ｐ Ｅにおいては、
＜１１０＞方向Ｌ −Ｓ Ｐ Ｅは（１１０）ファセッ
トで、＜１００＞あるいは＜１１１＞方向り−ＳＰＥは
（１１１）フアゼン１−で進行することが知られている
。［例えば、山本他ジャパニーズジャーナル オブ ア
プライド フイジクス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｒ
＋Ｏ］ ｏｆ Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ） ２
５ 。
＜１１０＞方向Ｌ −Ｓ Ｐ Ｅは（１１０）ファセッ
トで、＜１００＞あるいは＜１１１＞方向り−ＳＰＥは
（１１１）フアゼン１−で進行することが知られている
。［例えば、山本他ジャパニーズジャーナル オブ ア
プライド フイジクス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｒ
＋Ｏ］ ｏｆ Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ） ２
５ 。
６６７、（１９８６））］
本発明者らは、第１図（ａ）に示した如く＜１１０＞方
向と＜１００＞方向とを辺にもつ方形シードを用いて、
Ｌ −Ｓ Ｐ Ｅさせたところ、＜１１０＞方向に広く
、結晶性の良好なＳＯＩ層が得られることを新たに見出
した（第１図（ｂ））。
向と＜１００＞方向とを辺にもつ方形シードを用いて、
Ｌ −Ｓ Ｐ Ｅさせたところ、＜１１０＞方向に広く
、結晶性の良好なＳＯＩ層が得られることを新たに見出
した（第１図（ｂ））。
これは、（１１０）ファセットによる成長を意味してい
る。すなわち本発明の方法によれば（＋００）基板で見
られたように（第４図）、（１１１）フアゼン１−がす
み・やかに成長フロント全１１ａに拡がるようなことは
起こらない。
る。すなわち本発明の方法によれば（＋００）基板で見
られたように（第４図）、（１１１）フアゼン１−がす
み・やかに成長フロント全１１ａに拡がるようなことは
起こらない。
〔実施例〕
［実施例１］
まず、ＳＯＩＭＯ８＋・［ｉ Ｔを作成した例に一つい
て述へろ。
て述へろ。
第５図（ｉｌ）、（ｂ）はその断面及び平面構造を示し
たものである。（１１０）Ｐ型Ｓ１基板１を１．０ＣＯ
３＠化してＳｉＯ２膜２を形成した後、開孔部３を設け
る。開化部は、第５１Ｔｈ（ｂ）に示したように、＜１
１０＞方向と＜ １． ＯＯ＞方向とを辺とする長方形
（２μｍＸ０．６ μｒｎ）である。超高真空装置内
で開化部を表面クリーニングした後、電子線加熱蒸着に
よって非晶質Ｓｉを０．２ μｍの厚さ堆債し、緻密化
用の熱処理を行−った後、電気炉で６００°Ｃ１４時間
の熱処理を行い、ＳＯＴ層５を形成した。続いて、Ｓ○
■層全面にＢをイオン打込みし、ｐ型とした。
たものである。（１１０）Ｐ型Ｓ１基板１を１．０ＣＯ
３＠化してＳｉＯ２膜２を形成した後、開孔部３を設け
る。開化部は、第５１Ｔｈ（ｂ）に示したように、＜１
１０＞方向と＜ １． ＯＯ＞方向とを辺とする長方形
（２μｍＸ０．６ μｒｎ）である。超高真空装置内
で開化部を表面クリーニングした後、電子線加熱蒸着に
よって非晶質Ｓｉを０．２ μｍの厚さ堆債し、緻密化
用の熱処理を行−った後、電気炉で６００°Ｃ１４時間
の熱処理を行い、ＳＯＴ層５を形成した。続いて、Ｓ○
■層全面にＢをイオン打込みし、ｐ型とした。
次に５ｏＩＩを島状に加工して素子分離を行った。ただ
し、第５図（ｂ）では、説明のために微小双晶６領域は
加工前のとおりに示した。続いて。
し、第５図（ｂ）では、説明のために微小双晶６領域は
加工前のとおりに示した。続いて。
ｎチャネルＭＯ３ＦＥＴ作成用プロセスに従い、ゲート
酸化膜５４．ゲート電極５１．ソース５２．ドレイン５
３を形成した。ゲート長は０．６ μｍ、ゲート幅は
１．６ μｍである。
酸化膜５４．ゲート電極５１．ソース５２．ドレイン５
３を形成した。ゲート長は０．６ μｍ、ゲート幅は
１．６ μｍである。
従来、上記と同様のＭＯＳＦＥＴを（１００）基板を用
いて作成した場合、微小双晶６領域がＭＯＳＦＥＴのチ
ャネル部に入らないようにするには、シード用開孔部の
大きさを６μｍＸ０．６ μｍ程度に大きくしなけれ
ばならなかった。（第５図（ｃ）） しかし、本発明に
よれば、シードの大きさは、２μｍ Ｘ ０ 、６
μｍと、大幅に縮小、微細化できることがわかった。
いて作成した場合、微小双晶６領域がＭＯＳＦＥＴのチ
ャネル部に入らないようにするには、シード用開孔部の
大きさを６μｍＸ０．６ μｍ程度に大きくしなけれ
ばならなかった。（第５図（ｃ）） しかし、本発明に
よれば、シードの大きさは、２μｍ Ｘ ０ 、６
μｍと、大幅に縮小、微細化できることがわかった。
［実施例２コ
次に、２層ＣＭＯ８構造を形成した例について述べる。
第６図はその断面構造を示したものである。Ｎ １０）
Ｓｉ基板１に通常のプロセスに従ってｎチャネルＭＯ３
Ｆｒ：Ｔを形成した後１層間絶縁膜（１）６７を形成し
た後、シード部６８を形成する。
Ｓｉ基板１に通常のプロセスに従ってｎチャネルＭＯ３
Ｆｒ：Ｔを形成した後１層間絶縁膜（１）６７を形成し
た後、シード部６８を形成する。
シード部の形成方法及びＳＯＩＯｓＯ４成プロセスは実
施例１と同様である。その後、ＳＯＩＯｓＯ４をジオン
打込みし、ｎ型とした後、ｐチャネルＭ ＯＳ Ｉｉ’
ＩＥ Ｔを形成した。
施例１と同様である。その後、ＳＯＩＯｓＯ４をジオン
打込みし、ｎ型とした後、ｐチャネルＭ ＯＳ Ｉｉ’
ＩＥ Ｔを形成した。
本実施例によれば、シード領域６Ｂは、下層にあるｎ
Ｍ ＯＳドレイン６５の一部に形成されるため、はぼ完
全に、１１ヘランジスタ分の面積でＣＭＯ３構造を形成
できた。
Ｍ ＯＳドレイン６５の一部に形成されるため、はぼ完
全に、１１ヘランジスタ分の面積でＣＭＯ３構造を形成
できた。
本発明によれば、方形の平面形状を有するシードを用い
ながらも、十分広く、結晶性の良好なＳＯＩ層を形成で
き、素子の平面的な微細化に効果がある。
ながらも、十分広く、結晶性の良好なＳＯＩ層を形成で
き、素子の平面的な微細化に効果がある。
第１図は本発明の原理を示す平面図、第２図は工、−Ｓ
１） Ｅ法の原理を示す断面図、第３図はＬ −８Ｐ
Ｅの成長方向依存性を示す平面図、第４図は従来法の問
題点を示す平面図、第５図は本発明の一実施例を示す半
導体装置の断面図、平面図、及び断面図、第６図は本発
明の他の実施例を示す半導体装置の断面図である。 Ｌ−（１１０） Ｓ ｉ基板、２・・・Ｓｉｏ２膜、３
−・・開孔部（シード）、４・・・非晶質Ｓｉ、５・・
・ＳＯＩＣ 菓 １ 図 （久） （Ｊこン ￥、４図 （ａ、） ／Ｌ２二計Ｓ２Ｓρ１層 − Ｎｃｖ＞ 雫 しつ しつ ＬＯ− ミ ト−
１） Ｅ法の原理を示す断面図、第３図はＬ −８Ｐ
Ｅの成長方向依存性を示す平面図、第４図は従来法の問
題点を示す平面図、第５図は本発明の一実施例を示す半
導体装置の断面図、平面図、及び断面図、第６図は本発
明の他の実施例を示す半導体装置の断面図である。 Ｌ−（１１０） Ｓ ｉ基板、２・・・Ｓｉｏ２膜、３
−・・開孔部（シード）、４・・・非晶質Ｓｉ、５・・
・ＳＯＩＣ 菓 １ 図 （久） （Ｊこン ￥、４図 （ａ、） ／Ｌ２二計Ｓ２Ｓρ１層 − Ｎｃｖ＞ 雫 しつ しつ ＬＯ− ミ ト−
Claims (1)
- 【特許請求の範囲】 １、絶縁膜を有するＳｉ基板上に設けた該絶縁膜開孔部
を種結晶として、非晶質Ｓｉの固相エピタキシャル成長
によりＳＯＩ（シリコンオンインシユレータ：Ｓｉｌｉ
ｃｏｎｏｎＩｎｓｕｌａｔｏｒ）層を形成する半導体装
置の製造方法において、Ｓｉ基板として｛１１０｝面、
あるいは、それから±１０゜以内に傾けた面を用いるこ
とを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の方法にお
いて、絶縁膜開孔部の平面形状が＜１１０＞方向あるい
は、それから±１０゜以内に傾けた方向を辺にもつ四角
形パターンであることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201787A JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29201787A JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135014A true JPH01135014A (ja) | 1989-05-26 |
Family
ID=17776448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29201787A Pending JPH01135014A (ja) | 1987-11-20 | 1987-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545320B2 (en) | 1998-12-03 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor device |
| US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
-
1987
- 1987-11-20 JP JP29201787A patent/JPH01135014A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7998844B2 (en) | 1993-10-29 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US6545320B2 (en) | 1998-12-03 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor device |
| US7011995B2 (en) | 1998-12-03 | 2006-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor circuit |
| US7462517B2 (en) | 1998-12-03 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and semiconductor circuit |
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