JPH01120831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01120831A JPH01120831A JP27851587A JP27851587A JPH01120831A JP H01120831 A JPH01120831 A JP H01120831A JP 27851587 A JP27851587 A JP 27851587A JP 27851587 A JP27851587 A JP 27851587A JP H01120831 A JPH01120831 A JP H01120831A
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- Japan
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- intermediate layer
- chip
- thickness
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、チップ厚の制御を容易に行える半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
（従来の技術）
第２図（ａ）、（ｂ）、（Ｃ）は従来のＧａＡｓデバイ
スの製造工程の一例を示す図である。
スの製造工程の一例を示す図である。
これらの図において、３はＧａＡｓ基板、４はバッファ
層、５は動作層、６はソース電極、７はドレイン電極、
８はゲート電極である。
層、５は動作層、６はソース電極、７はドレイン電極、
８はゲート電極である。
従来このようなＧａＡｓデバイスのチップ厚は、まず、
第２図（ａ）に示すように、ＧａＡｓ基板３上にバッフ
ァ層４．動作層５を成長させ、次いで、第２図（ｂ）に
示すように、ソース電極６、ドレイン電極７およびゲー
ト電極８を形成したのち、ＧａＡｓ基板３自体をラッピ
ングし、さらに化学エツチングを行うことにより制御さ
れていた（第２図（Ｃ））。
第２図（ａ）に示すように、ＧａＡｓ基板３上にバッフ
ァ層４．動作層５を成長させ、次いで、第２図（ｂ）に
示すように、ソース電極６、ドレイン電極７およびゲー
ト電極８を形成したのち、ＧａＡｓ基板３自体をラッピ
ングし、さらに化学エツチングを行うことにより制御さ
れていた（第２図（Ｃ））。
（発明が解決しようとする問題点）
上記のような従来の半導体装置の製造方法では、チップ
厚の精度が±１０μｍ程度であり、チップの熱抵抗値の
ばらつきが大きかった。特に、チップの上下面に貫通孔
を形成する必要があるバイア・ホール構造のものにおい
ては、貫通孔の大きさがチップ厚に依存し、チップ厚が
厚い領域で小さく、薄い領域で大きくなるため、ソース
インダクタンスがばらつくという問題点があった。
厚の精度が±１０μｍ程度であり、チップの熱抵抗値の
ばらつきが大きかった。特に、チップの上下面に貫通孔
を形成する必要があるバイア・ホール構造のものにおい
ては、貫通孔の大きさがチップ厚に依存し、チップ厚が
厚い領域で小さく、薄い領域で大きくなるため、ソース
インダクタンスがばらつくという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、チップ厚のばらつきを減少でき、かつ工程を簡略
化することができる半導体装置の製造方法を得ることを
目的とする。
ので、チップ厚のばらつきを減少でき、かつ工程を簡略
化することができる半導体装置の製造方法を得ることを
目的とする。
この発明にかかる半導体装置の製造方法は、下部半導体
層と上部半導体層間に選択エツチングが可能な中間層が
介在した基板を用い、この基板上に各半導体層を成長さ
せる工程と、中間層の選択エツチングを行って下部半導
体層を除去する工程とを含むものである。
層と上部半導体層間に選択エツチングが可能な中間層が
介在した基板を用い、この基板上に各半導体層を成長さ
せる工程と、中間層の選択エツチングを行って下部半導
体層を除去する工程とを含むものである。
この発明においては、チップ厚が上部半導体層の厚みと
、上部半導体層上に成長した各半導体層の厚みの和で決
定される。
、上部半導体層上に成長した各半導体層の厚みの和で決
定される。
第１図（ａ）、（ｂ）、（Ｃ）はこの発明の半導体装置
の製造方法の一実施例を説明するための図で、ここでは
半導体装置として、バイアホール型の高出力ＧａＡｓＦ
ＥＴを示している。
の製造方法の一実施例を説明するための図で、ここでは
半導体装置として、バイアホール型の高出力ＧａＡｓＦ
ＥＴを示している。
これらの図において、第２図（ａ）、（ｂ）。
（Ｃ）と同一符号は同一のものを示し、１は基板、１ａ
は下部ＧａＡｓ層、１ｂは上部ＧａＡｓ層、２はＡｊ２
．Ｇａ１−、Ａｓからなる中間層（例えばＸ≧０．４）
である。
は下部ＧａＡｓ層、１ｂは上部ＧａＡｓ層、２はＡｊ２
．Ｇａ１−、Ａｓからなる中間層（例えばＸ≧０．４）
である。
次にその製造工程について説明する。
例えば最終チップ厚を３０μｍとする場合、まず第１図
（ａ）に示すように、動作層５を０．５ｕ ｍ ｓバッ
ファ層４を１．０μｍ、上部ＧａＡｓＦ１１ｂを２８．
５μｍとしたクエへを作製する。
（ａ）に示すように、動作層５を０．５ｕ ｍ ｓバッ
ファ層４を１．０μｍ、上部ＧａＡｓＦ１１ｂを２８．
５μｍとしたクエへを作製する。
次に第１図（ｂ）に示すように、動作層５上にソース電
極６、ドレイン電極７およびゲート電極８を形成したの
ち、第１図（Ｃ）に示すように、ＡＪ！、Ｇａｐ−ｘＡ
ｓからなる中間層２を選択的にエツチングして下部Ｇａ
Ａｓ層１ａを分離する。
極６、ドレイン電極７およびゲート電極８を形成したの
ち、第１図（Ｃ）に示すように、ＡＪ！、Ｇａｐ−ｘＡ
ｓからなる中間層２を選択的にエツチングして下部Ｇａ
Ａｓ層１ａを分離する。
そして、分離後ソース電ｔｉ ６の下部および基板とな
る上部ＧａＡｓ層１ｂの裏に穴を開け、この穴および上
部ＧａＡｓ層１ｂの裏面全体にＡｕメツキ９を施せば素
子が完成する。
る上部ＧａＡｓ層１ｂの裏に穴を開け、この穴および上
部ＧａＡｓ層１ｂの裏面全体にＡｕメツキ９を施せば素
子が完成する。
すなわち、この発明ではチップ厚の制御を中間層２以下
を除去することによって行っているので、Ａｕメツキ９
を除くチップ厚は３０μｍ±３μｍとなり、ばらつきは
従来の半分以下、熱抵抗値のばらつきも従来の半分以下
となる。また、厚みのばらつきの減少に伴って貫通孔の
ばらつきも減少し、ソースインダクタンスが均一となり
素子性能の均一性も向上する。
を除去することによって行っているので、Ａｕメツキ９
を除くチップ厚は３０μｍ±３μｍとなり、ばらつきは
従来の半分以下、熱抵抗値のばらつきも従来の半分以下
となる。また、厚みのばらつきの減少に伴って貫通孔の
ばらつきも減少し、ソースインダクタンスが均一となり
素子性能の均一性も向上する。
なお、上記実施例では半導体装置としてＦＥＴを示した
が、この発明はこれに限定されるものでなく、製造工程
でチップ厚の制御が必要な他の半導体装置にも適用でき
るということはいうまでもない。
が、この発明はこれに限定されるものでなく、製造工程
でチップ厚の制御が必要な他の半導体装置にも適用でき
るということはいうまでもない。
（発明の効果）
この発明は以上説明したとおり、下部半導体層と上部半
導体層間に選択エツチングが可能な中間層が介在した基
板を用い、この基板上に各半導体層を成長させる工程と
、中間層の選択エツチングを行って下部半導体層を除去
する工程とを含むので、チップ厚が上部半導体層の厚み
と、上部半導体層上に成長した各半導体層の厚みの和で
決定され、ラッピングおよびエツチングをすることなく
簡単な工程でチップ厚を制御できるという効果がある。
導体層間に選択エツチングが可能な中間層が介在した基
板を用い、この基板上に各半導体層を成長させる工程と
、中間層の選択エツチングを行って下部半導体層を除去
する工程とを含むので、チップ厚が上部半導体層の厚み
と、上部半導体層上に成長した各半導体層の厚みの和で
決定され、ラッピングおよびエツチングをすることなく
簡単な工程でチップ厚を制御できるという効果がある。
第１図はこの発明の半導体装置の製造方法の一実施例を
説明するための図、第２図は従来の半導体装置の製造方
法を説明するための図である。 図において、１は基板、１ａは下部ＧａＡＳ層、１ｂは
上部ＧａＡｓ層、２は中間層、４はバッファ層、５は動
作層、６はソース電極、７はドレイン電極、８はゲート
電極、９はＡｕメツキである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
説明するための図、第２図は従来の半導体装置の製造方
法を説明するための図である。 図において、１は基板、１ａは下部ＧａＡＳ層、１ｂは
上部ＧａＡｓ層、２は中間層、４はバッファ層、５は動
作層、６はソース電極、７はドレイン電極、８はゲート
電極、９はＡｕメツキである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図
Claims (1)
- 下部半導体層と上部半導体層間に選択エッチングが可
能な中間層が介在した基板を用い、この基板上に各半導
体層を成長させる工程と、前記中間層の選択エッチング
を行って前記下部半導体層を除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27851587A JPH01120831A (ja) | 1987-11-04 | 1987-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27851587A JPH01120831A (ja) | 1987-11-04 | 1987-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120831A true JPH01120831A (ja) | 1989-05-12 |
Family
ID=17598364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27851587A Pending JPH01120831A (ja) | 1987-11-04 | 1987-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020036359A (ko) * | 2000-11-09 | 2002-05-16 | 김진우 | 일회용 발 마사지 팩 및 그의 제조방법 |
-
1987
- 1987-11-04 JP JP27851587A patent/JPH01120831A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020036359A (ko) * | 2000-11-09 | 2002-05-16 | 김진우 | 일회용 발 마사지 팩 및 그의 제조방법 |
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