JPH03147337A - ショットキーバリアゲート型ｆｅｔの製造方法 - Google Patents
ショットキーバリアゲート型ｆｅｔの製造方法Info
- Publication number
- JPH03147337A JPH03147337A JP1284801A JP28480189A JPH03147337A JP H03147337 A JPH03147337 A JP H03147337A JP 1284801 A JP1284801 A JP 1284801A JP 28480189 A JP28480189 A JP 28480189A JP H03147337 A JPH03147337 A JP H03147337A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- etching
- dummy gate
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 title claims description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 3
- 238000001312 dry etching Methods 0.000 claims abstract description 3
- 239000001301 oxygen Substances 0.000 claims abstract description 3
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ショットキーバリアゲート型ＦＥＴの製造方
法に関する。
法に関する。
［従来の技術］
ｎ形のＧａＡｓにおける電子の移動度は、ＳＮにおける
ものより遥かに大きく、また、ショットキーバリア接合
では、多数キャリアにより整流特性が得られ、ＰＮ接合
のように少数キャリアにより支配された特性でない。こ
のことより、ＧａＡｓによるショットキーバリアゲート
型ＦＥＴは、非常に高速応答性に優れ、この高速応答性
を生かすことにより、マイクロ波領域の素子に適し、ま
た、超高集積度ＩＣに応用されている。
ものより遥かに大きく、また、ショットキーバリア接合
では、多数キャリアにより整流特性が得られ、ＰＮ接合
のように少数キャリアにより支配された特性でない。こ
のことより、ＧａＡｓによるショットキーバリアゲート
型ＦＥＴは、非常に高速応答性に優れ、この高速応答性
を生かすことにより、マイクロ波領域の素子に適し、ま
た、超高集積度ＩＣに応用されている。
第３図は従来のショットキーバリアゲート型ＦＥＴの製
造方法の一例を示す。
造方法の一例を示す。
まず、逆テーパ構造にパターニングしたレジスト層５を
利用し、リフトオフ法により、半導体基板１上にソース
・ドレイン電極用オーミックメタル６を形成し［図（ａ
）］、次に、全面にレジストを塗布し、リングラフィに
よりリセスエッチング用マスクとするレジスト層７を形
成し［図（ｂ）］、リリセスエラチンを行ない［図（Ｃ
）］、ゲートメタル８を蒸着する［図（ｄ）コ。
利用し、リフトオフ法により、半導体基板１上にソース
・ドレイン電極用オーミックメタル６を形成し［図（ａ
）］、次に、全面にレジストを塗布し、リングラフィに
よりリセスエッチング用マスクとするレジスト層７を形
成し［図（ｂ）］、リリセスエラチンを行ない［図（Ｃ
）］、ゲートメタル８を蒸着する［図（ｄ）コ。
リセスエッチングされた基板層に蒸着されたゲートメタ
ル８とレジスト層７上に蒸着されたゲトメタル８とがリ
フトオフされ、レジスト層７を除去すると、不用のゲー
トメタル８が除去され、リセス構造のショットキーバリ
アゲート型ＦＥＴが得られる［図（Ｃ）］。９はソース
電極、１０はドレイン電極、１１はゲート電極である。
ル８とレジスト層７上に蒸着されたゲトメタル８とがリ
フトオフされ、レジスト層７を除去すると、不用のゲー
トメタル８が除去され、リセス構造のショットキーバリ
アゲート型ＦＥＴが得られる［図（Ｃ）］。９はソース
電極、１０はドレイン電極、１１はゲート電極である。
［発明が解決しようとする課題］
ＦＥＴの動作特性に影響するパラメータの１つにゲート
抵抗Ｒがあり、ゲート抵抗Ｒが低い２ｇ はど、ＦＥＴの動作特性がよくなることが知られている
。
抵抗Ｒがあり、ゲート抵抗Ｒが低い２ｇ はど、ＦＥＴの動作特性がよくなることが知られている
。
従来の製造方法では、ゲート電極のゲート長を短くする
と、ゲート抵抗Ｒが大きくなるという問題があった。
と、ゲート抵抗Ｒが大きくなるという問題があった。
本発明は上記の問題を解消するためになされたもので、
実効ゲート長を変えることなく、従来の方法よりゲート
抵抗を下げることができる方法を提供することを目的と
する。
実効ゲート長を変えることなく、従来の方法よりゲート
抵抗を下げることができる方法を提供することを目的と
する。
［課題を解決するための手段］
本発明の製造方法は、まず、半導体瓦板上にプラズマＣ
ＶＤによりエツチングレートが基板側から層ごとに順次
小さくなる３層構造のプラズマＣＶＤ窒化シリコン膜を
形成し、リアクティブイオンエツチングとウェットエツ
チングにより、２段構造のＴ型ダミーゲートを形成し、
次に、レジストを塗布し、上記Ｔ型ダミーゲートを覆う
レジスト層をエッチバックして上記Ｔ型ダミーゲートの
上部を露出させ、該Ｔ型ダミーゲートをエツチング除去
し、残ったレジスト層をマスクに露出した基板層をリセ
スエッチングし、リセスエッチングした領域にリフトオ
フ法によってゲート電極を形成し、ゲート抵抗の低いＴ
型ゲート電極を得る方法である。
ＶＤによりエツチングレートが基板側から層ごとに順次
小さくなる３層構造のプラズマＣＶＤ窒化シリコン膜を
形成し、リアクティブイオンエツチングとウェットエツ
チングにより、２段構造のＴ型ダミーゲートを形成し、
次に、レジストを塗布し、上記Ｔ型ダミーゲートを覆う
レジスト層をエッチバックして上記Ｔ型ダミーゲートの
上部を露出させ、該Ｔ型ダミーゲートをエツチング除去
し、残ったレジスト層をマスクに露出した基板層をリセ
スエッチングし、リセスエッチングした領域にリフトオ
フ法によってゲート電極を形成し、ゲート抵抗の低いＴ
型ゲート電極を得る方法である。
［実施例］
第１図は本発明の一実施例を示す。
まず、半導体基板１上に、プラズマＣＶＤによりエツチ
ングレートの一番大きな窒化シリコン膜２ａを堆積し、
次に、窒化シリコン膜２ａ上にプラズマＣＶＤの条件を
変えてエツチングレートが中位の窒化シリコン膜２ｂを
堆積し、さらに、プラズマＣＶＤの条件を変えて窒化シ
リコン膜２ｂ上にエツチングレートの一番小さい窒化シ
リコン膜２ｃを堆積して、３層構造のプラズマＣＶＤ窒
化シリコン膜２を形成する［図（ａ）］。
ングレートの一番大きな窒化シリコン膜２ａを堆積し、
次に、窒化シリコン膜２ａ上にプラズマＣＶＤの条件を
変えてエツチングレートが中位の窒化シリコン膜２ｂを
堆積し、さらに、プラズマＣＶＤの条件を変えて窒化シ
リコン膜２ｂ上にエツチングレートの一番小さい窒化シ
リコン膜２ｃを堆積して、３層構造のプラズマＣＶＤ窒
化シリコン膜２を形成する［図（ａ）］。
本来、ＳｉＨとＮ Ｈ３のガスによるプラズマＣＶＤ窒
化シリコン膜はＳ ｊ ３Ｎ ｉ、という化学量論的組
成はとりにくい。一般に、Ｓ １ 、 Ｎ ｙＨｚとい
う形で、水素を含むと言われている。
化シリコン膜はＳ ｊ ３Ｎ ｉ、という化学量論的組
成はとりにくい。一般に、Ｓ １ 、 Ｎ ｙＨｚとい
う形で、水素を含むと言われている。
膜中に含まれるこの水素の量を調整することで、膜質を
変化できるだろうということに着目し、Ｓ ｉ Ｈ４と
ＮＨ３のガス流量比を変えることで、形成されるプラズ
マＣＶＤ窒化シリコン膜に含まれろ水素濃度を変え、膜
質を変化させた。
変化できるだろうということに着目し、Ｓ ｉ Ｈ４と
ＮＨ３のガス流量比を変えることで、形成されるプラズ
マＣＶＤ窒化シリコン膜に含まれろ水素濃度を変え、膜
質を変化させた。
第２図はプラズマＣＶＤにおける反応ガス流量比と形成
されたプラズマＣＶＤ窒化シリコン膜のエツチングレー
トとデポジションレートの関係を示す。ＳｉＨとＮＨ３
の反応ガス流量比を太きくすると、形成されたプラズマ
ＣＶＤ窒化シリコン膜のエツチングレートが上昇するこ
とが判る。
されたプラズマＣＶＤ窒化シリコン膜のエツチングレー
トとデポジションレートの関係を示す。ＳｉＨとＮＨ３
の反応ガス流量比を太きくすると、形成されたプラズマ
ＣＶＤ窒化シリコン膜のエツチングレートが上昇するこ
とが判る。
次に、全面に蒸着Ａ４１層３を形成し、このＡΩ層３を
ホトエツチングにより所定のパターンにパターニングし
［図（ｂ）］、Ａｌ層３のパターンをマスクに３層構造
のプラズマＣＶＤ窒化シリコン膜２をリアクティブイオ
ンエツチングし［図（Ｃ）］、Ａｌ１層３をエツチング
除去した後、バッファード弗酸でエツチングし、エツチ
ングレート差を利用して２段構造のＴ型ダミーゲート４
を形成する［図（ｄ）］。
ホトエツチングにより所定のパターンにパターニングし
［図（ｂ）］、Ａｌ層３のパターンをマスクに３層構造
のプラズマＣＶＤ窒化シリコン膜２をリアクティブイオ
ンエツチングし［図（Ｃ）］、Ａｌ１層３をエツチング
除去した後、バッファード弗酸でエツチングし、エツチ
ングレート差を利用して２段構造のＴ型ダミーゲート４
を形成する［図（ｄ）］。
次に、逆テーパ構造にパターニングしたＴ型ダミーゲー
ト４を覆うレジスト層５を利用して、リフトオフ法によ
り、ソース−ドレイン電極となるオーミックメタル６を
形成する［図（ｅ）］。
ト４を覆うレジスト層５を利用して、リフトオフ法によ
り、ソース−ドレイン電極となるオーミックメタル６を
形成する［図（ｅ）］。
続いて、レジスト層５を除去し、全面にレジストアをダ
ミーゲート４を覆う厚さに塗布し、酸素によるドライエ
ツチングでレジスト層７をエッチバックしてＴ型ダミー
ゲート４の上部を露出させる［図（ｒ）］。
ミーゲート４を覆う厚さに塗布し、酸素によるドライエ
ツチングでレジスト層７をエッチバックしてＴ型ダミー
ゲート４の上部を露出させる［図（ｒ）］。
露出したＴ型ダミーゲート４をバッファード弗酸でエツ
チング除去し、露出した基板層ｌをリセスエッチングし
［図（ｇ）］、全面にゲートメタル８を蒸着する［図（
ｈ）］。
チング除去し、露出した基板層ｌをリセスエッチングし
［図（ｇ）］、全面にゲートメタル８を蒸着する［図（
ｈ）］。
リセスエッチングされた基板層に蒸着されたゲートメタ
ル８とレジスト層７上に蒸着されたゲートメタル８とが
リフトオフされ、レジスト層７を除去すると、不用のゲ
ートメタル８が除去される。
ル８とレジスト層７上に蒸着されたゲートメタル８とが
リフトオフされ、レジスト層７を除去すると、不用のゲ
ートメタル８が除去される。
一方、リセスエッチングされた基板層に蒸着されたゲー
トメタル８はＴ型形状となり、実効ゲート長は従来の方
法によるものと同じで、ゲート抵抗は、従来の方法に比
べ、相当低減することができる。
トメタル８はＴ型形状となり、実効ゲート長は従来の方
法によるものと同じで、ゲート抵抗は、従来の方法に比
べ、相当低減することができる。
［発明の効果］
以上説明したように、本発明によれば、ゲート電極がＴ
型形状となり、短いゲート長でゲート抵抗を低減するこ
とができ、ＦＥＴ動作特性の向」二に寄与する効果が大
である。
型形状となり、短いゲート長でゲート抵抗を低減するこ
とができ、ＦＥＴ動作特性の向」二に寄与する効果が大
である。
第１図は本発明の一実施例を示す説明図、第２図はプラ
ズマＣＶＤにおける反応ガス流量比と形成されたプラズ
マＣＶＤ窒化シリコン膜のエツチングレートとデポジシ
ョンレートの関係を示すグラフ、第３図は従来のショッ
トキーバリアゲート型ＦＥＴの製造方法の一例を示す説
明図である。 １・・・半導体基板、２・・・プラズマＣＶＤ窒化シリ
コン膜、３・・・ＡＪ７層、４・・・Ｔ型ダミーゲート
、５・・・レジスト層、６・・・オーミックメタル、７
・・レジスト層、８・・・ゲートメタル、９・・・ソー
ス電極、１０・・・ドレイン電極、１１・・・ゲート電
極。 なお図中同一符号は同一または相当する部分を示す。 特ｒ［出願人 新日本無線株式会社 第１図
ズマＣＶＤにおける反応ガス流量比と形成されたプラズ
マＣＶＤ窒化シリコン膜のエツチングレートとデポジシ
ョンレートの関係を示すグラフ、第３図は従来のショッ
トキーバリアゲート型ＦＥＴの製造方法の一例を示す説
明図である。 １・・・半導体基板、２・・・プラズマＣＶＤ窒化シリ
コン膜、３・・・ＡＪ７層、４・・・Ｔ型ダミーゲート
、５・・・レジスト層、６・・・オーミックメタル、７
・・レジスト層、８・・・ゲートメタル、９・・・ソー
ス電極、１０・・・ドレイン電極、１１・・・ゲート電
極。 なお図中同一符号は同一または相当する部分を示す。 特ｒ［出願人 新日本無線株式会社 第１図
Claims (1)
- 【特許請求の範囲】 半導体基板上にプラズマＣＶＤによりエッチングレー
トが基板側から層ごとに順次小さくなる３層構造のプラ
ズマＣＶＤ窒化シリコン膜を形成し、該窒化シリコン膜
上に蒸着Ａｌ層を形成し、該Ａｌ層をホトエッチングに
より所定のパターンにパターニングし、該Ａｌ層をマス
クに上記３層構造のプラズマＣＶＤ窒化シリコン膜をリ
アクティブイオンエッチングし、上記Ａｌ層を除去した
後バッファード弗酸によりエッチングし、エッチングレ
ート差を利用して２段構造のＴ型ダミーゲートを形成す
る工程と、 逆テーパ構造のレジスト層を利用して形成したソース、
ドレイン電極用オーミックメタルと上記Ｔ型ダミーゲー
トを覆うレジスト層を形成し、該レジスト層を酸素によ
るドライエッチングでエッチバックして上記Ｔ型ダミー
ゲートの上部を露出させ、バッファード弗酸により上記
Ｔ型ダミーゲートをエッチング除去し、露出した基板層
をリセスエッチングし、リセスエッチングした基板層に
リフトオフ法によりＴ型ゲート電極を形成する工程とを
備えたショットキーバリアゲート型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284801A JPH03147337A (ja) | 1989-11-02 | 1989-11-02 | ショットキーバリアゲート型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284801A JPH03147337A (ja) | 1989-11-02 | 1989-11-02 | ショットキーバリアゲート型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147337A true JPH03147337A (ja) | 1991-06-24 |
Family
ID=17683193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284801A Pending JPH03147337A (ja) | 1989-11-02 | 1989-11-02 | ショットキーバリアゲート型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147337A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19530050A1 (de) * | 1995-08-16 | 1997-02-20 | Daimler Benz Ag | Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren |
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| JP2014099463A (ja) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1989
- 1989-11-02 JP JP1284801A patent/JPH03147337A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19530050A1 (de) * | 1995-08-16 | 1997-02-20 | Daimler Benz Ag | Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren |
| DE19530050C2 (de) * | 1995-08-16 | 2003-04-10 | Daimler Chrysler Ag | Selbstjustierendes Verfahren zur Herstellung von Feldeffekttransistoren |
| US6051506A (en) * | 1996-06-29 | 2000-04-18 | Hyundai Electronics Industries Co., Ltd. | Method of fabrication ultra-frequency semiconductor device |
| JP2014099463A (ja) * | 2012-11-13 | 2014-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03147337A (ja) | ショットキーバリアゲート型ｆｅｔの製造方法 | |
| JPH0312966A (ja) | 電界効果型トランジスタ及び製造方法 | |
| JPH0231464A (ja) | 半導体装置 | |
| KR0154781B1 (ko) | 습식 식각을 이용한 박막 트랜지스터의 제조 방법 | |
| JPH04236423A (ja) | 半導体装置の製造方法 | |
| KR100266560B1 (ko) | 박막트랜지스터제조방법 | |
| JPH0372634A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JPH03188632A (ja) | 半導体装置 | |
| JPS6124265A (ja) | 半導体装置の製造方法 | |
| JPH01165126A (ja) | 半導体装置の製造方法 | |
| JP2655497B2 (ja) | 半導体装置の製造方法 | |
| JPS61216487A (ja) | 半導体装置の製造方法 | |
| JP2550495B2 (ja) | 半導体装置の製造方法 | |
| JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPS63291476A (ja) | 半導体装置の製造方法 | |
| JPS59130481A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPH01184959A (ja) | 半導体装置の製造方法 | |
| JPH0194673A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01120831A (ja) | 半導体装置の製造方法 | |
| JPH11150123A (ja) | 半導体装置の製造方法 | |
| JPS6381864A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04367234A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01218072A (ja) | 半導体装置の製造方法 |