JPH01128573A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01128573A JPH01128573A JP62287060A JP28706087A JPH01128573A JP H01128573 A JPH01128573 A JP H01128573A JP 62287060 A JP62287060 A JP 62287060A JP 28706087 A JP28706087 A JP 28706087A JP H01128573 A JPH01128573 A JP H01128573A
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- Japan
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- silicon film
- polycrystalline silicon
- drain
- electrode
- thin film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、薄膜トランジスタに関するものであυ、特に
アクティブマトリックス形平面デイスプレィ表示パネル
における各画素の選択スイッチング素子に用いられる多
結晶シリコン薄膜トランジスタに関する。
アクティブマトリックス形平面デイスプレィ表示パネル
における各画素の選択スイッチング素子に用いられる多
結晶シリコン薄膜トランジスタに関する。
近年大面積、高精細、高機能なアクティブマトリックス
形平面デイスプレィの実現を狙いに多結晶シリコン薄膜
トランジスタの開発が進められている。このような平面
デイスプレィ表示パネルにおける各画素の選択スイッチ
ング用薄膜トランジスタに対しては、フリッカやクロス
トークがなくコントラスト比が大きい良好な表示品質を
得るたメｉＣＯＦＦ電流が小さく、電流Ｏ０Ｎ１０ＦＦ
比が１０’以上であることが要求されている。
形平面デイスプレィの実現を狙いに多結晶シリコン薄膜
トランジスタの開発が進められている。このような平面
デイスプレィ表示パネルにおける各画素の選択スイッチ
ング用薄膜トランジスタに対しては、フリッカやクロス
トークがなくコントラスト比が大きい良好な表示品質を
得るたメｉＣＯＦＦ電流が小さく、電流Ｏ０Ｎ１０ＦＦ
比が１０’以上であることが要求されている。
第２図Ｋｓｐ形または・ｎ形不純物を導入することによ
ル低抵抗化された微結晶シリコン膜、多結晶シリコン膜
あるいはアモルファスシリコン膜を前記多結晶シリコン
膜上に積層し形成されたソース電極及びドレイン電極を
有する多結晶シリコン薄膜トランジスタの断面図を示す
。２０１は基板、ＺＯ２は多結晶シリコン膜、２０３は
ゲート絶縁膜、２０４はゲート電極、２０５はソース電
極、２０６はドレイン電極、２０７は眉間絶縁膜、２０
８は配線である。
ル低抵抗化された微結晶シリコン膜、多結晶シリコン膜
あるいはアモルファスシリコン膜を前記多結晶シリコン
膜上に積層し形成されたソース電極及びドレイン電極を
有する多結晶シリコン薄膜トランジスタの断面図を示す
。２０１は基板、ＺＯ２は多結晶シリコン膜、２０３は
ゲート絶縁膜、２０４はゲート電極、２０５はソース電
極、２０６はドレイン電極、２０７は眉間絶縁膜、２０
８は配線である。
前記構造を有する多結晶シリコン薄膜トランジスタでは
、オフ（ＯＦＦ）になった時、すなわち、ｎチャネルト
ランジスタにおいて負のゲート電圧が印加され、ｎチャ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されたゲート電圧、ドレイン電圧による電界が
ドレイン接合部２０９に集中する。このように電界が強
くなると、ドレイン接合付近の結晶粒界中のトラップを
介してキャリアが移動するため、ゲートを圧、ドレイン
電圧に依存して大きなリーク電流が流れる。従ってＯＦ
Ｆ電流が犬きくなシ、かつ電流の０Ｎ１０ＦＦ比が小さ
くなるという問題があった。
、オフ（ＯＦＦ）になった時、すなわち、ｎチャネルト
ランジスタにおいて負のゲート電圧が印加され、ｎチャ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されたゲート電圧、ドレイン電圧による電界が
ドレイン接合部２０９に集中する。このように電界が強
くなると、ドレイン接合付近の結晶粒界中のトラップを
介してキャリアが移動するため、ゲートを圧、ドレイン
電圧に依存して大きなリーク電流が流れる。従ってＯＦ
Ｆ電流が犬きくなシ、かつ電流の０Ｎ１０ＦＦ比が小さ
くなるという問題があった。
この発明の目的は、多結晶シリコン薄膜トランジスタの
ＯＦＦ ’ＩＥ流を低減し０Ｎ１０ＦＦ比を増加せしめ
た多結晶シリコン薄膜トランジスタを提供することにあ
る。
ＯＦＦ ’ＩＥ流を低減し０Ｎ１０ＦＦ比を増加せしめ
た多結晶シリコン薄膜トランジスタを提供することにあ
る。
本発明の多結晶シリコン薄膜トランジスタは、多結晶シ
リコン膜上にたとえばプラズマＣＶＤ法によって３００
℃程度の温度で堆積された低抵抗な微結晶シリコン膜、
多結晶シリコン膜またはアそル７アスシリコン膜をソー
ス電極、ドレイン電極に用い、さらに、多結晶シリコン
膜と少なくともドレイン電極との間に、たとえばプラズ
マＣＶＤ法にとって３００℃程度の温度で堆積された前
記ソース電極、ドレイン電極よりも不純物濃度が低い微
結晶シリコン膜、多結晶シリコン膜、あるいはアモルフ
ァスシリコン膜を有することを特徴とする。
リコン膜上にたとえばプラズマＣＶＤ法によって３００
℃程度の温度で堆積された低抵抗な微結晶シリコン膜、
多結晶シリコン膜またはアそル７アスシリコン膜をソー
ス電極、ドレイン電極に用い、さらに、多結晶シリコン
膜と少なくともドレイン電極との間に、たとえばプラズ
マＣＶＤ法にとって３００℃程度の温度で堆積された前
記ソース電極、ドレイン電極よりも不純物濃度が低い微
結晶シリコン膜、多結晶シリコン膜、あるいはアモルフ
ァスシリコン膜を有することを特徴とする。
具体的には、該微結晶シリコン膜、多結晶シリコン膜、
あるいはアモルファスシリコン膜のキャリア濃度が１×
１０ｃＷ１ 以下で該微結晶シリコン膜、多結晶シリ
コン膜、あるいはアモルファスシリコン膜の膜厚が７０
０Å以上であることを特徴とする。
あるいはアモルファスシリコン膜のキャリア濃度が１×
１０ｃＷ１ 以下で該微結晶シリコン膜、多結晶シリ
コン膜、あるいはアモルファスシリコン膜の膜厚が７０
０Å以上であることを特徴とする。
従来技術とはゲート電極の直下の多結晶シリコン膜と少
なくともドレイン電極との間に前記ソース電極、ドレイ
ン電極よりも不純物濃度が低い領域を有することが異な
る。
なくともドレイン電極との間に前記ソース電極、ドレイ
ン電極よりも不純物濃度が低い領域を有することが異な
る。
第１図は、本発明の薄膜トランジスタの実施例の断面図
である。１０１は基板、１０２は多結晶シリコン膜、１
０３はゲート絶縁膜、１０４はゲート電極、１０５は不
純物濃度が低い領域、１０６はソース電極、４０７はド
レイン電極、１ｏｓは眉間絶縁膜、１０９は前記構造を
有する多結晶シリコン薄膜トランジスタでは、従来構造
の多結晶シリコン薄膜トランジスタとは異なシ、ゲート
の直下のシリコン膜とソース電極及びドレイン電極との
間に不純物濃度が低い領域を有する。この構造によると
ＯＦＦ’ Ｋなった時、すなわち、ｎチャネルトランジ
スタにおいて負のゲート電圧が印加され、ｎチャネルト
ランジスタにおいて正のゲート電圧が印加された時、印
加されるゲート電圧、ドレイン電圧による電界が前記不
純物濃度が低い領域内で分散される。このため、ドレイ
ン接合部の電界強度が弱まり、ドレイン接合付近の結晶
粒界中のトラップを介して移動するキャリアが少なくな
る。従って、ゲート電圧、ドレイン電圧に依存するリー
ク電流を抑制できる。
である。１０１は基板、１０２は多結晶シリコン膜、１
０３はゲート絶縁膜、１０４はゲート電極、１０５は不
純物濃度が低い領域、１０６はソース電極、４０７はド
レイン電極、１ｏｓは眉間絶縁膜、１０９は前記構造を
有する多結晶シリコン薄膜トランジスタでは、従来構造
の多結晶シリコン薄膜トランジスタとは異なシ、ゲート
の直下のシリコン膜とソース電極及びドレイン電極との
間に不純物濃度が低い領域を有する。この構造によると
ＯＦＦ’ Ｋなった時、すなわち、ｎチャネルトランジ
スタにおいて負のゲート電圧が印加され、ｎチャネルト
ランジスタにおいて正のゲート電圧が印加された時、印
加されるゲート電圧、ドレイン電圧による電界が前記不
純物濃度が低い領域内で分散される。このため、ドレイ
ン接合部の電界強度が弱まり、ドレイン接合付近の結晶
粒界中のトラップを介して移動するキャリアが少なくな
る。従って、ゲート電圧、ドレイン電圧に依存するリー
ク電流を抑制できる。
第３図に、従来構造の薄膜トランジスタと本発明による
薄膜トランジスタのゲート電圧に対するドレイン電流の
変化を示す。本発明による薄膜トランジスタでは、ゲー
ト電圧−２０ＶでのＯＦＦ を流１／１０００であシ、
従来構造の薄膜トランジスタの０Ｎ１０ＦＦ比よ９２桁
以上大きい０Ｎ１０ＦＦ比が得られる。このため、容易
に１０５以上の０Ｎ１０ＦＦ比を得ることができる。
薄膜トランジスタのゲート電圧に対するドレイン電流の
変化を示す。本発明による薄膜トランジスタでは、ゲー
ト電圧−２０ＶでのＯＦＦ を流１／１０００であシ、
従来構造の薄膜トランジスタの０Ｎ１０ＦＦ比よ９２桁
以上大きい０Ｎ１０ＦＦ比が得られる。このため、容易
に１０５以上の０Ｎ１０ＦＦ比を得ることができる。
しかし、第４図に示すようにドレイン接合部の電界強度
とリーク電流の関係を調べた結果ドレイン接合部電界強
度が３Ｍｖ／ｃｍ以上で急激にリーク電流が増加するこ
とがわかった。このため、ドレイン接合部の電界強度ｆ
３ＭＶ／Ｃｒｎ以下にするには不純物濃度が低い領域
の膜厚ｉ ７００ Ａ以上、キャリア濃度ｉ１Ｘ１０ｍ
以下に設定すればよく、この菌性の下でＯＦＦ ｓ
流の低減効果を得ることができる。
とリーク電流の関係を調べた結果ドレイン接合部電界強
度が３Ｍｖ／ｃｍ以上で急激にリーク電流が増加するこ
とがわかった。このため、ドレイン接合部の電界強度ｆ
３ＭＶ／Ｃｒｎ以下にするには不純物濃度が低い領域
の膜厚ｉ ７００ Ａ以上、キャリア濃度ｉ１Ｘ１０ｍ
以下に設定すればよく、この菌性の下でＯＦＦ ｓ
流の低減効果を得ることができる。
また、前記薄膜トランジスタの製造工程の実施例では、
プラズマＣＶＤ法によって形成されたシリコン膜を用い
たが、この方法に限ることはなく光ＣＶＤ法、スパッタ
法等でもよい。またシリコン膜を低抵抗化するために不
純物源としてＰＨ８’ｉ用いたが、これに限ることはな
く、ボロン水素化物、ヒ素水素化物でもよい。
プラズマＣＶＤ法によって形成されたシリコン膜を用い
たが、この方法に限ることはなく光ＣＶＤ法、スパッタ
法等でもよい。またシリコン膜を低抵抗化するために不
純物源としてＰＨ８’ｉ用いたが、これに限ることはな
く、ボロン水素化物、ヒ素水素化物でもよい。
以上説明したように、本発明によれば、多結晶シリコン
薄膜トランジスタのＯＦＦ を流を低減でき、かつ十分
な０Ｎ１０ＦＦ比を有する多結晶シリコン薄膜トランジ
スタを実現できる。これによシ、アクティブマトリック
ス形平面デイスプレィ表示ノ（ネルの大面積化、高精細
化が可能となる。
薄膜トランジスタのＯＦＦ を流を低減でき、かつ十分
な０Ｎ１０ＦＦ比を有する多結晶シリコン薄膜トランジ
スタを実現できる。これによシ、アクティブマトリック
ス形平面デイスプレィ表示ノ（ネルの大面積化、高精細
化が可能となる。
第１図は、本発明の多結晶シリコン薄膜トランジスタの
構造である。 第２図は、従来の多結晶シリコン薄膜トランジスタの構
造である。 第３図は、従来の多結晶シリコン薄膜トランジスタと本
発明の多結晶シリコン薄膜トランジスタのゲート電圧に
よるドレイン電流の変化の測定結果である。 第４図は、ドレイン接合部の電界強度とリーク電流の関
係である。 １０１・・・絶縁基板 １０２・・・多結晶シリコン膜 １０３・・・ゲート絶縁膜 １０４・・・ゲート電極 １０５・・・不純物濃度が低い微結晶シリコン膜、多結
晶シリコン膜あるいはアモルファスシリコン膜 １０６・・・低抵抗な微結晶シリコン膜、多結晶シリコ
ン膜あるいはアモルファスシリコン膜によるソース電極 １０７・・・低抵抗な微結晶シリコン膜、多結晶シリコ
ン膜あるいはアモルファスシリコン膜によるドレイン電
極 １０８・・・層間絶縁膜 １０９・・・配線 ２０１・・・絶縁基板 ２０２・・・多結晶シリコン膜 ２０３・・・ゲート絶縁膜 ２０４・・・ゲート電極 ２０５・・・ソース電極 ２０６・・・ドレイン電極 ２０７・・・層間絶縁膜 ２０８・・・配線 ２０９・・・ドレイン接合部 特許出願人 日本電信電話株式会社 代 理 人 弁理士玉蟲久五部（外２名）本発明の多結
晶シリコン薄膜トランジスタの構造第 １ 図 従来の多結晶シリうン薄腹トランジスタの構造第 ２
８ｉａ ドレイン接合部の電圧 （Ｖ／ｃ ｍ ）ドレイン接合
部の電界殖とリーク電流の関係第 ４ 図
構造である。 第２図は、従来の多結晶シリコン薄膜トランジスタの構
造である。 第３図は、従来の多結晶シリコン薄膜トランジスタと本
発明の多結晶シリコン薄膜トランジスタのゲート電圧に
よるドレイン電流の変化の測定結果である。 第４図は、ドレイン接合部の電界強度とリーク電流の関
係である。 １０１・・・絶縁基板 １０２・・・多結晶シリコン膜 １０３・・・ゲート絶縁膜 １０４・・・ゲート電極 １０５・・・不純物濃度が低い微結晶シリコン膜、多結
晶シリコン膜あるいはアモルファスシリコン膜 １０６・・・低抵抗な微結晶シリコン膜、多結晶シリコ
ン膜あるいはアモルファスシリコン膜によるソース電極 １０７・・・低抵抗な微結晶シリコン膜、多結晶シリコ
ン膜あるいはアモルファスシリコン膜によるドレイン電
極 １０８・・・層間絶縁膜 １０９・・・配線 ２０１・・・絶縁基板 ２０２・・・多結晶シリコン膜 ２０３・・・ゲート絶縁膜 ２０４・・・ゲート電極 ２０５・・・ソース電極 ２０６・・・ドレイン電極 ２０７・・・層間絶縁膜 ２０８・・・配線 ２０９・・・ドレイン接合部 特許出願人 日本電信電話株式会社 代 理 人 弁理士玉蟲久五部（外２名）本発明の多結
晶シリコン薄膜トランジスタの構造第 １ 図 従来の多結晶シリうン薄腹トランジスタの構造第 ２
８ｉａ ドレイン接合部の電圧 （Ｖ／ｃ ｍ ）ドレイン接合
部の電界殖とリーク電流の関係第 ４ 図
Claims (2)
- （１）基板上に形成された多結晶シリコン膜と、ｐ形ま
たはｎ形不純物を導入した微結晶シリコン膜、多結晶シ
リコン膜あるいはアモルファスシリコン膜を前記多結晶
シリコン膜上に積層し形成されたソース電極及びドレイ
ン電極と、前記多結晶シリコン膜に積層されたゲート絶
縁膜を介して設けられたゲート電極とを具備した薄膜ト
ランジスタにおいて、前記多結晶シリコン膜と少なくと
もドレイン電極との間に、前記ソース電極、ドレイン電
極よりも不純物濃度が低い微結晶シリコン膜、多結晶シ
リコン膜、あるいはアモルファスシリコン膜を有するこ
とを特徴とする薄膜トランジスタ。 - （２）前記ソース電極、ドレイン電極よりも不純物濃度
が低い微結晶シリコン膜、多結晶シリコン膜、あるいは
アモルファスシリコン膜の膜厚が７００Å以上であり、
かつそのキャリア濃度が１×１０＾１＾７ｃｍ＾−＾３
以下であることを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287060A JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287060A JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128573A true JPH01128573A (ja) | 1989-05-22 |
| JPH0828513B2 JPH0828513B2 (ja) | 1996-03-21 |
Family
ID=17712532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287060A Expired - Fee Related JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828513B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155735A (ja) * | 1990-10-18 | 1992-05-28 | Nec Corp | 蛍光表示装置 |
| JPH04163837A (ja) * | 1990-10-26 | 1992-06-09 | Nec Kagoshima Ltd | 蛍光表示装置 |
| US6153893A (en) * | 1993-11-05 | 2000-11-28 | Sony Corporation | Thin film semiconductor device for display |
| JP2010022377A (ja) * | 2009-10-30 | 2010-02-04 | Akamatsu Kasei Kogyo Kk | 包装された充填豆腐 |
-
1987
- 1987-11-13 JP JP62287060A patent/JPH0828513B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155735A (ja) * | 1990-10-18 | 1992-05-28 | Nec Corp | 蛍光表示装置 |
| JPH04163837A (ja) * | 1990-10-26 | 1992-06-09 | Nec Kagoshima Ltd | 蛍光表示装置 |
| US6153893A (en) * | 1993-11-05 | 2000-11-28 | Sony Corporation | Thin film semiconductor device for display |
| JP2010022377A (ja) * | 2009-10-30 | 2010-02-04 | Akamatsu Kasei Kogyo Kk | 包装された充填豆腐 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828513B2 (ja) | 1996-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |