JPH0828513B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0828513B2 JPH0828513B2 JP62287060A JP28706087A JPH0828513B2 JP H0828513 B2 JPH0828513 B2 JP H0828513B2 JP 62287060 A JP62287060 A JP 62287060A JP 28706087 A JP28706087 A JP 28706087A JP H0828513 B2 JPH0828513 B2 JP H0828513B2
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- silicon film
- polycrystalline silicon
- thin film
- film transistor
- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、薄膜トランジスタに関するものであり、特
にアクテイブマトリツクス形平面デイスプレイ表示パネ
ルにおける各画素の選択スイツチング素子に用いられる
多結晶シリコン薄膜トランジスタに関する。
にアクテイブマトリツクス形平面デイスプレイ表示パネ
ルにおける各画素の選択スイツチング素子に用いられる
多結晶シリコン薄膜トランジスタに関する。
近年大面積、高精細、高機能なアクテイブマトリツク
ス形平面デイスプレイの実現を狙いに多結晶シリコン薄
膜トランジスタの開発が進められている。このような平
面デイスプレイ表示パネルにおける各画素の選択スイツ
チング用薄膜トランジスタに対しては、フリツカやクロ
ストークがなくコントラスト比が大きい良好な表示品質
を得るためにOFF電流が小さく、電流のON/OFF比が105以
上であることが要求されている。
ス形平面デイスプレイの実現を狙いに多結晶シリコン薄
膜トランジスタの開発が進められている。このような平
面デイスプレイ表示パネルにおける各画素の選択スイツ
チング用薄膜トランジスタに対しては、フリツカやクロ
ストークがなくコントラスト比が大きい良好な表示品質
を得るためにOFF電流が小さく、電流のON/OFF比が105以
上であることが要求されている。
第２図に、ｐ形またはｎ形不純物を導入することによ
り低抵抗化された微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜を前記多結晶シリコン
膜上に積層し形成されたソース電極及びドレイン電極を
有する多結晶シリコン薄膜トランジスタの断面図を示
す。201は基板、202は多結晶シリコン膜、203はゲート
絶縁膜、204はゲート電極、205はソース電極、206はド
レイン電極、207は層間絶縁膜、208は配線である。
り低抵抗化された微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜を前記多結晶シリコン
膜上に積層し形成されたソース電極及びドレイン電極を
有する多結晶シリコン薄膜トランジスタの断面図を示
す。201は基板、202は多結晶シリコン膜、203はゲート
絶縁膜、204はゲート電極、205はソース電極、206はド
レイン電極、207は層間絶縁膜、208は配線である。
前記構造を有する多結晶シリコン薄膜トランジスタで
は、オフ（OFF）になつた時、すなわち、ｎチヤネルト
ランジスタにおいて負のゲート電圧が印加され、ｐチヤ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されたゲート電圧、ドレイン電圧による電界が
ドレイン接合部209に集中する。このように電界が強く
なると、ドレイン接合付近の結晶粒界中のトラツプを介
してキヤリアが移動するため、ゲート電圧、ドレイン電
圧に依存して大きなリーク電流が流れる。従つてOFF電
流が大きくなり、かつ電流のON/OFF比が小さくなるとい
う問題があつた。
は、オフ（OFF）になつた時、すなわち、ｎチヤネルト
ランジスタにおいて負のゲート電圧が印加され、ｐチヤ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されたゲート電圧、ドレイン電圧による電界が
ドレイン接合部209に集中する。このように電界が強く
なると、ドレイン接合付近の結晶粒界中のトラツプを介
してキヤリアが移動するため、ゲート電圧、ドレイン電
圧に依存して大きなリーク電流が流れる。従つてOFF電
流が大きくなり、かつ電流のON/OFF比が小さくなるとい
う問題があつた。
この発明の目的は、多結晶シリコン薄膜トランジスタ
のOFF電流を低減しON/OFF比を増加せしめた多結晶シリ
コン薄膜トランジスタを提供することにある。
のOFF電流を低減しON/OFF比を増加せしめた多結晶シリ
コン薄膜トランジスタを提供することにある。
本発明の多結晶シリコン薄膜トランジスタは、多結晶
シリコン膜上にたとえばプラズマCVD法によつて300℃程
度の温度で堆積された低抵抗な微結晶シリコン膜、多結
晶シリコン膜またはアモルフアスシリコン膜をソース電
極、ドレイン電極に用い、さらに、多結晶シリコン膜と
少なくともドレイン電極との間に、たとえばプラズマCV
D法によって300℃程度の温度で堆積された前記ソース電
極、ドレイン電極よりも不純物濃度が低い微結晶シリコ
ン膜、多結晶シリコン膜、あるいはアモルフアスシリコ
ン膜を有することを特徴とする。具体的には、該微結晶
シリコン膜、多結晶シリコン膜、あるいはアモルフアス
シリコン膜のキヤリア濃度が１×1017cm-3以下で該微結
晶シリコン膜、多結晶シリコン膜、あるいはアモルフア
スシリコン膜の膜厚が700Å以上であることを特徴とす
る。従来技術とはゲート電極の直下の多結晶シリコン膜
と少なくともドレイン電極との間に前記ソース電極、ド
レイン電極よりも不純物濃度が低い領域を有することが
異なる。
シリコン膜上にたとえばプラズマCVD法によつて300℃程
度の温度で堆積された低抵抗な微結晶シリコン膜、多結
晶シリコン膜またはアモルフアスシリコン膜をソース電
極、ドレイン電極に用い、さらに、多結晶シリコン膜と
少なくともドレイン電極との間に、たとえばプラズマCV
D法によって300℃程度の温度で堆積された前記ソース電
極、ドレイン電極よりも不純物濃度が低い微結晶シリコ
ン膜、多結晶シリコン膜、あるいはアモルフアスシリコ
ン膜を有することを特徴とする。具体的には、該微結晶
シリコン膜、多結晶シリコン膜、あるいはアモルフアス
シリコン膜のキヤリア濃度が１×1017cm-3以下で該微結
晶シリコン膜、多結晶シリコン膜、あるいはアモルフア
スシリコン膜の膜厚が700Å以上であることを特徴とす
る。従来技術とはゲート電極の直下の多結晶シリコン膜
と少なくともドレイン電極との間に前記ソース電極、ド
レイン電極よりも不純物濃度が低い領域を有することが
異なる。
第１図は、本発明の薄膜トランジスタの実施例の断面
図である。101は基板、102は多結晶シリコン膜、103は
ゲート絶縁膜、104はゲート電極、105は不純物濃度が低
い領域、106はソース電極、107はドレイン電極、108は
層間絶縁膜、109は配線である。
図である。101は基板、102は多結晶シリコン膜、103は
ゲート絶縁膜、104はゲート電極、105は不純物濃度が低
い領域、106はソース電極、107はドレイン電極、108は
層間絶縁膜、109は配線である。
前記構造を有する多結晶シリコン薄膜トランジスタで
は、従来構造の多結晶シリコン薄膜トランジスタとは異
なり、ゲートの直下のシリコン膜とソース電極及びドレ
イン電極との間に不純物濃度が低い領域を有する。この
構造によるとOFFになつた時、すなわち、ｎチヤネルト
ランジスタにおいて負のゲート電圧が印加され、ｐチヤ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されるゲート電圧、ドレイン電圧による電界が
前記不純物濃度が低い領域内で分散される。このため、
ドレイン接合部の電界強度が弱まり、ドレイン接合付近
の結晶粒界中のトラツプを介して移動するキヤリアが少
なくなる。従つて、ゲート電圧、ドレイン電圧に依存す
るリーク電流を抑制できる。
は、従来構造の多結晶シリコン薄膜トランジスタとは異
なり、ゲートの直下のシリコン膜とソース電極及びドレ
イン電極との間に不純物濃度が低い領域を有する。この
構造によるとOFFになつた時、すなわち、ｎチヤネルト
ランジスタにおいて負のゲート電圧が印加され、ｐチヤ
ネルトランジスタにおいて正のゲート電圧が印加された
時、印加されるゲート電圧、ドレイン電圧による電界が
前記不純物濃度が低い領域内で分散される。このため、
ドレイン接合部の電界強度が弱まり、ドレイン接合付近
の結晶粒界中のトラツプを介して移動するキヤリアが少
なくなる。従つて、ゲート電圧、ドレイン電圧に依存す
るリーク電流を抑制できる。
第３図に、従来構造の薄膜トランジスタと本発明によ
る薄膜トランジスタのゲート電圧に対するドレイン電流
の変化を示す。本発明による薄膜トランジスタでは、ゲ
ート電圧−20VでのOFF電流値が、従来構造の薄膜トラン
ジスタの電流値の約1/100であり、従来構造の薄膜トラ
ンジスタのON/OFF比より２桁以上大きいON/OFF比が得ら
れる。このため、容易に105以上のON/OFF比を得ること
ができる。
る薄膜トランジスタのゲート電圧に対するドレイン電流
の変化を示す。本発明による薄膜トランジスタでは、ゲ
ート電圧−20VでのOFF電流値が、従来構造の薄膜トラン
ジスタの電流値の約1/100であり、従来構造の薄膜トラ
ンジスタのON/OFF比より２桁以上大きいON/OFF比が得ら
れる。このため、容易に105以上のON/OFF比を得ること
ができる。
しかし、第４図に示すようにドレイン接合部の電界強
度とリーク電流の関係を調べた結果ドレイン接合部電界
強度が3MV/cm以上で急激にリーク電流が増加することが
わかつた。このため、ドレイン接合部の電界強度を3MV/
cm以下にするには不純物濃度が低い領域の膜厚を700Å
以上，キヤリア濃度を１×1017cm-3以下に設定すればよ
く、この条件の下でOFF電流の低減効果を得ることがで
きる。
度とリーク電流の関係を調べた結果ドレイン接合部電界
強度が3MV/cm以上で急激にリーク電流が増加することが
わかつた。このため、ドレイン接合部の電界強度を3MV/
cm以下にするには不純物濃度が低い領域の膜厚を700Å
以上，キヤリア濃度を１×1017cm-3以下に設定すればよ
く、この条件の下でOFF電流の低減効果を得ることがで
きる。
また、前記薄膜トランジスタの製造工程の実施例で
は、プラズマCVD法によつて形成されたシリコン膜を用
いたが、この方法に限ることはなく光CVD法、スパツタ
法等でもよい。またシリコン膜を低抵抗化するために不
純物源としてPH3を用いたが、これに限ることはなく、
ボロン水素化物、ヒ素水素化物でもよい。
は、プラズマCVD法によつて形成されたシリコン膜を用
いたが、この方法に限ることはなく光CVD法、スパツタ
法等でもよい。またシリコン膜を低抵抗化するために不
純物源としてPH3を用いたが、これに限ることはなく、
ボロン水素化物、ヒ素水素化物でもよい。
以上説明したように、本発明によれば、多結晶シリコ
ン薄膜トランジスタのOFF電流を低減でき、かつ十分なO
N/OFF比を有する多結晶シリコン薄膜トランジスタを実
現できる。これにより、アクテイブマトリツクス形平面
デイスプレイ表示パネルの大面積化、高精細化が可能と
なる。
ン薄膜トランジスタのOFF電流を低減でき、かつ十分なO
N/OFF比を有する多結晶シリコン薄膜トランジスタを実
現できる。これにより、アクテイブマトリツクス形平面
デイスプレイ表示パネルの大面積化、高精細化が可能と
なる。
第１図は、本発明の多結晶シリコン薄膜トランジスタの
構造である。 第２図は、従来の多結晶シリコン薄膜トランジスタの構
造である。 第３図は、従来の多結晶シリコン薄膜トランジスタと本
発明の多結晶シリコン薄膜トランジスタのゲート電圧に
よるドレイン電流の変化の測定結果である。 第４図は、ドレイン接合部の電界強度とリーク電流の関
係である。 101……絶縁基板 102……多結晶シリコン膜 103……ゲート絶縁膜 104……ゲート電極 105……不純物濃度が低い微結晶シリコン膜、多結晶シ
リコン膜あるいはアモルフアスシリコン膜 106……低抵抗な微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜によるソース電極 107……低抵抗な微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜によるドレイン電極 108……層間絶縁膜 109……配線 201……絶縁基板 202……多結晶シリコン膜 203……ゲート絶縁膜 204……ゲート電極 205……ソース電極 206……ドレイン電極 207……層間絶縁膜 208……配線 209……ドレイン接合部
構造である。 第２図は、従来の多結晶シリコン薄膜トランジスタの構
造である。 第３図は、従来の多結晶シリコン薄膜トランジスタと本
発明の多結晶シリコン薄膜トランジスタのゲート電圧に
よるドレイン電流の変化の測定結果である。 第４図は、ドレイン接合部の電界強度とリーク電流の関
係である。 101……絶縁基板 102……多結晶シリコン膜 103……ゲート絶縁膜 104……ゲート電極 105……不純物濃度が低い微結晶シリコン膜、多結晶シ
リコン膜あるいはアモルフアスシリコン膜 106……低抵抗な微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜によるソース電極 107……低抵抗な微結晶シリコン膜、多結晶シリコン膜
あるいはアモルフアスシリコン膜によるドレイン電極 108……層間絶縁膜 109……配線 201……絶縁基板 202……多結晶シリコン膜 203……ゲート絶縁膜 204……ゲート電極 205……ソース電極 206……ドレイン電極 207……層間絶縁膜 208……配線 209……ドレイン接合部
Claims (2)
- 【請求項１】基板上に形成された多結晶シリコン膜と、
ｐ形またはｎ形不純物を導入した微結晶シリコン膜、多
結晶シリコン膜あるいはアモルフアスシリコン膜を前記
多結晶シリコン膜上に積層し形成されたソース電極及び
ドレイン電極と、前記多結晶シリコン膜に積層されたゲ
ート絶縁膜を介して設けられたゲート電極とを具備した
薄膜トランジスタにおいて、前記多結晶シリコン膜と少
なくともドレイン電極との間に、前記ソース電極、ドレ
イン電極よりも不純物濃度が低い微結晶シリコン膜、多
結晶シリコン膜、あるいはアモルフアスシリコン膜を有
することを特徴とする薄膜トランジスタ。 - 【請求項２】前記ソース電極、ドレイン電極よりも不純
物濃度が低い微結晶シリコン膜、多結晶シリコン膜、あ
るいはアモルフアスシリコン膜の膜厚が700Å以上であ
り、かつそのキヤリア濃度が１×1017cm-3以下であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287060A JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287060A JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01128573A JPH01128573A (ja) | 1989-05-22 |
| JPH0828513B2 true JPH0828513B2 (ja) | 1996-03-21 |
Family
ID=17712532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287060A Expired - Fee Related JPH0828513B2 (ja) | 1987-11-13 | 1987-11-13 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828513B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155735A (ja) * | 1990-10-18 | 1992-05-28 | Nec Corp | 蛍光表示装置 |
| JPH04163837A (ja) * | 1990-10-26 | 1992-06-09 | Nec Kagoshima Ltd | 蛍光表示装置 |
| JPH07131030A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 表示用薄膜半導体装置及びその製造方法 |
| JP2010022377A (ja) * | 2009-10-30 | 2010-02-04 | Akamatsu Kasei Kogyo Kk | 包装された充填豆腐 |
-
1987
- 1987-11-13 JP JP62287060A patent/JPH0828513B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01128573A (ja) | 1989-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |