JPH01130188A - 波形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、計測器等の波形表示装置において、表示メモ
リに対して高速にドツト信号を発生する手段に関するも
のである。

（従来の技術） ディジタル・オシロスコープやＦＦＴアナライザ等の波
形計測器では時間軸波形や周波数軸波形を高速に表示す
ることが必要である。このための従来から用いられた波
形表示方法としては、イ０表示ＣＲＴとしてベクタ・ス
キャン型ＣＲＴを用いて表示点を次々に指定してゆくこ
とにより波形を描画する方式 口、ラスタ・スキャン形ＣＲＴと画像メモリを用いて表
示する方式 等がある。口の方式ではドツトを発生するために特別の
回路を必要とし、 ａ、ドツト発生に汎用のＣＲＴコントローラを使用する
方式 す、傾きを積算していくことによりＸ、Ｙアドレスを発
生してゆ＜ＤＤＡ方式 （発明が解決しようとする問題点） しかしながら、イの方式ではＣＲＴ自体が高価なものに
なるという欠点がある。また口の方式のうちａはドツト
の発生速度が遅く、５００ｎｓ／ドツト程度となってし
まい、ｂはその都度傾きを計算する必要があるので、ド
ツトの発生速度が遅く、これをハードウェアで実現した
場合にはハードウェアか複雑になってしまうという問題
がある。

またドツト発生回路でドツトを発生し、これをＣＲＴな
どの表示画面に対応した画像メモリへ書込む回路におい
て、高速の書込みを実現しようとした場合、ネックとな
るのはメモリのサイクルタイムであった。もちろん高速
のスタティックＲＡＭを使用すれば可能となるが、価格
が著しく高価となってしまう。これを安価なダイナミッ
クＲＡＭで実現した場合、その書込み速度はダイナミッ
クＲＡＭのサイクルタイムで制限、を受ける。とくに表
示波形が読出し方向とは垂直の方向に変化した場合には
そのサイクルタイム以上高速化することができなかった
。

本発明は上記のような問題点を解決するためになされた
もので、計測器等の波形表示装置において、ドツト発生
回路から画像メモリへの高速書込みができる波形表示装
置を安価に実現することを目的とする。

（問題点を解決するための手段） 本発明は画像メモリを用いて波形を表示する波形表示装
置に係るもので、その特徴とするところは複数のメモリ
チップの同一アドレスの並列ビットをＹ方向に隣接して
配列してメモリセルを構成するように割当てた画像メモ
リと、Ｙ軸始点データの上位と・ｙトを入力しその計数
値が対応するメモリセルの前記複数のメモリチップを同
時にアドレス指定するＹ軸カウンタと、Ｙ軸始点データ
の下位ビットまたはＹ軸終点データの下位ビットに対応
して前記各メモリチップを選択するチップ選択回路とを
備えた点にある。

（作用） Ｙ１６カウンタが複数のメモリチップをまとめてドツト
を発生させるので、高速動作が可能である。

（実施例） 以下本発明を図面を用いて詳しく説明する。

第２図は本発明に係る波形表示装置の一実施例を示す構
成ブロック図である。１００は本装置全体の制御や波形
表示のためにドツト発生回路２００へのコマンド出力を
行うＣＰＵ、２００はＣＰＵ１００から開始点お、よび
停止点の座標値を入力して高速なドツト発生を行うドツ
ト発生回路、３．００はＣＲＴの垂直、水平帰線信号の
発生と表示のために画像メモリ５００に対して読出しア
ドレスの発生を行うＣＲＴコントローラ、４００はＣＲ
Ｔコントローラ３００からの読出しアクセスとドツト発
生回路２００からの書込みアクセスの調停を行うアービ
タ、５００はＣＲＴの表示ドツトに１対１に対応したメ
モリを持ち、アービタ４００の出力で読出しアクセスさ
れる画像メモリ、６００は画像メモリ５００の並列出力
を直列に変換してＣＲＴへのビデオ信号を発生する並列
／直列変換器である。

第１図は第２図におけるドツト発生回路２００の構成を
示す構成ブロック図である。計測器における波形表示は
、時間軸波形や周波数軸波形の場合、一般にＸ軸の単調
増加する各点に対してＹ軸の値が与えられる場合が多い
ことから、本装置では、Ｙ軸の値が次々と与えられると
きにその間を高速に垂直補間するようにドツト発生回路
を構成している。

２１．２２はｃｐｔｒｔｏｏからＹ軸終点座標データの
上位８ビツト、下位２ビツトをそれぞれ入力し格納する
Ｙ軸終点レジスタ、２３はＣＰＵ１００からＹ軸始点座
標データの上位８ビツトを入力し比較器２８．２９の出
力により決まる（ｕｐまたはｄｏｗｎ）方向にドツトク
ロックＣＬＫを計数するＹｌｌｌｌｕｐ／ｄｏｗｎカウ
ンタ、２４はＣＰＵ１００からＹ軸始点座標データの下
位２ビツトを入力するＹｆｉ［Ｉ始点レジスタ、２５は
ＣＰＵ１００からＸ軸始点座標データを入力し比較器２
８の一致出力により計数値を１増加させる１０ビツトの
Ｘ軸カウンタ、２６はＣＰＵ１００からのドツト発生コ
マンドでセットされ比較器２８の一致出力によりリセッ
トされるコマンドレジスタ、２７はこのコマンドレジス
タ２６の出力によりドツト発生用クロ・ｙりＣＬＫを制
御するゲート回路、２８はＹ軸終点レジスタ２１とＹ軸
ｕｐ／ｄｏｗｎカウンタ２３の値を比較する上位ビット
用の比較器、２つはＹ軸終点レジスタ２２とＹ軸始点レ
ジスタ２４の値を比較しその結果を比較器２８に出力す
る下位ビット用の比較器である。７０はチップｊ２！択
回路で、３０．３１はレジスタ２２．２４の２ビツト出
力を４ビツト出力にデコードするデコーダ、３２．３３
は比較器２８からの１】ｐ／ｄ　ｏ　ｗ　ｎ出力に対応
してデコーダ３０．３１からの出力を切換える２人力１
出力形のセレクタ、３４．３５はＯＲ回路の組合せ等で
構成されセレクタ３２．３３の選択出力をそれぞれ入力
して特定のビットを“１”とする下位および上位ドツト
発生回路、３６は下位および上位ドツト発生回路３４．
３５の各ビットに対応する４ビツト出力のＡＮＤ回路、
３７はＹ軸カウンタ２３およびＸ軸カウンタ２５の値か
ら対応するドツトのメモリアドレスとビットアドレスの
値を求めるＸＹアドレス変換回路である。

上記のような構成のドツト発生回路２００の動作を次に
説明する。

第３図は画像メモリ５００の構成を示す。ここでは６４
ｋＸ４ビツトのメモリチップを４つ用いて１０２４Ｘ１
０２４ドツトの画像メモリを構成している０画像メモリ
の構成は４Ｘ４ビツトのメモリセル５１が２５６Ｘ２５
６の分解能で配列している。各メモリセル５１は第４図
に示すように、４つの異なるメモリチップにおける同一
アドレスの並列４ビツトを画像メモリのＹ方向に隣接し
て配列して構成している。すなわちＸ軸方向に並列な４
つのビット０〜３からなるメモリ単位ｃｌ。

ビット４〜７からなるメモリ単位ｃｌ、ビット８〜１１
からなるメモリ単位ｃ２．ビット１２〜１５からなるメ
モリ単位Ｃ３はそれぞれメモリチップ０，１．２．３に
対応する。ここでＹ方向にドツトを発生させる場合に、
１ドツトづつ書込みを行うようにすると、その書込みス
ピードはＲＡＭのアクセス・タイムで制限を受ける。一
方４ドツトずつまとめて書込む場合には単にカウンタと
比較器で発生する場合に、高速のカウンタと比較器が必
要になる。そこで本実施例では以下に示すようにドツト
を各メモリ単位（４ビツト）ごとに発生させ、始点と終
点のサイクルだけは後述の特別な方法でドツトを発生さ
せるようにした。

ＣＰＵ１９０からＹ軸終点レジスタ２１．２２にＹ軸終
点Ｙ１の座標データが入力され、Ｙ軸ＵＰ　／　ｄ　ｏ
　ｗ　ｎカウンタ２３およびＹ軸始点レジスタ２４にＹ
軸始点ｙｏの座標データが入力され、Ｘ軸カウンタ２３
にＸ軸始点座標データが入力され、コマンドレジスタ２
６がドツト発生コマンドでセットされると、コマンドレ
ジスタ２６の出力によりゲート２７が開いてタロツクＣ
ＬＫをＹ軸ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ２３が
計数する。ｕｐとｄ　ｏ　ｗ　ｎの方向は比較器２８の
出力により制御され、レジスタ２１の値がカウンタ２３
の値よりも大きい場合はｕｐカウントをし、逆の場合は
６０ｗｎカウントを行う、このときのカウンタ２３の出
力は最初始点が属するメモリセルを示し、以後終点まで
発生するドツトが属するメモリセルのＹアドレスを示す
、カウンタ２３がＹレジスタ２１の終点値に達すると、
比較器２８の一致出力によりＸ軸カウンタ２５が１増加
（カウント・アップ）し、コマンドレジスタ２６をリセ
ットし、カウンタ２３の計数が停止する。新しいＸ軸座
標値に対応して次のＹ軸終点座標データがＣＰＵ１００
がらレジスタ２１．２２に与えられると、カウンタ２３
に保持されている値（前回のＹ軸終点座標データ）を新
たな始点データとして終点までドツトを発生し、前回同
様の動作を繰返す。ＸＹアドレス変換回路３７から出力
されるメモリアドレスとビット・アドレスに対応してア
ービタ４００を介し画像メモリ５００に書込まれる６カ
ウンタ２３の値が始点および終点にあるときは次のよう
にそれぞれレジスタ２４．２２の値を用いてチップｉＨ
択信号を発生する。カウンタ２３の値が最初始点にある
ときは、レジスタ２４の２ビツト出力はデコーダ３１で
始点のビット位置を“１″とする４ビツト出力に変換さ
れる。比較器２８が１ｊ　ｐ信号を出力している場合に
は、デコーダ３１の出力はセレクタ回路３３を介して上
位ドツト発生回路３５に送られて始点ビット位置より上
位のビットを全部“１”とする、比較器２８がｄ　ｏ　
ｗ　ｎ信号を出力している場合には、 デコーダ３１の出力はセレクタ回路３２を介して下位ド
ツト発生回路３４に送られて始点ビット位置より下位の
ビットを全部“１”とする、カウンタ２３の値が終点に
あるときは、レジスタ２２の２ビツト出力はデコーダ３
ｏで終点のビット位置を°“１“とする４ビツト出力に
変換され、以下比較器２８のｕ　ｐ　／　ｄ　ｏ　ｗ　
ｎ出力に対応して始点の場合と逆の動作でドツト発生を
行う。ドツト発生回路３４．３５からの出力はゲート回
路３６を介してチップ選択出力としてアービタ４００を
介して画像メモリ５００に送られ、チップを選択するこ
とにより始点または終点サイクルにおけるドツトをＹ軸
方向に発生させる。始点と終点の中間のサイクルでは全
ビットすなわち４ビツトづつまとめて“１”とする、ま
−たＸ軸カウンタ２５の下位２ビツトにより、４×４ビ
ツトのどの列に書込むかを決める。第５図はこのように
してドツトを発生した例で、始点サイクル６３における
始点６１から中間サイクル６４を経て終点サイクル６５
における終点６２に至るまでの間でドツトを発生する模
様を示している。第６図は上記で説明した本装置のＸ−
Ｙアドレスからメモリ・アドレスへの変換の方式を示す
説明図で、Ｙ軸カウンタ２３の上位８ビツトａ１および
Ｘ軸カウンタ２５の上位８ビツトｂ１はメモリ・セルを
指定するアドレスとして用いられ、Ｙ軸しジスタ２２ま
たは２４の下位２ビツトａ２はチップセレクトに用いら
れ、Ｘ軸カウンタ２５の下位２ビツトｂ２はＸ軸方向の
ビット・アドレス指定に用いられる。このようにすれば
、カウンタが通常の１／４の速度のもので済み、１ドツ
トづつ発生させてまとめて書く方式に比べて、ドツトを
重ね書きする回路とアドレスの変化点を検出する回路が
不要になる。

このような構成の波形表示装置によれば、隣合ったビッ
トを異なるチップに割当て、ドツト発生を複数のチップ
でまとめた形で行うので、発生回路は低速でよいし、メ
モリ・チップも低速なものが使用できる。すなわち、Ｃ
ＭＯ３等の低速な回路で高速のドツト発生と書込みが可
能となる。

またＹ方向の終点に達するごとにＸ軸カウンタをカウン
トアツプしているので、始めにＸ、Ｙ軸の始点を各カウ
ンタにロードした後は、Ｙ軸の終点を次々に指定するだ
けで、その間のドツトを補間できる。したがって、ＣＰ
Ｕにおける操作は傾きを計算する必要もなく非常に簡単
なものとなり、簡単な構成のドツト発生回路により高速
動作が可能となる。

なお上記の実施例ではＹ軸カウンタとしてｕｐ、　　／
’　ｄ　ｏ　ｗ　ｎカウンタを用いているが、ｕｐカウ
ンタまたはｄｏｗｎカウンタのみを用いることもできる
。この場合は、ＣＰＵでｕｐまたはｄ　ｏ　ｗ　ｎの判
定を行い、この判定結果に対応して始点と終点の値を入
替えて設定すればよい、このようにするとＣＰＵの負担
が多少増すが、ハードウェアは簡単になる。

また上記の実施例で画像メモリの容量、カウンタやレジ
スタのビット数等は任意の値を選ぶことができる。

（発明の効果） 以上述べたように本発明によれば、計測器等の波形表示
装置において、ドツト発生回路から画像メモリへの高速
書込みができる波形表示装置を安価に実現できる。

【図面の簡単な説明】

第１図は本発明に係る波形表示装置の一実施例のドツト
発生回路部分を示す構成ブロック図、第２図は本発明に
係る波形表示装置の一実施例を示す構成ブロック図、第
３図〜第５図は第１図装置の動作を説明するための説明
図、第６図は第１図装置のメモリ・アドレス指定の方式
を示す説明図である。 ２００・・・ドツト発生回路、２３・・・Ｙ軸カウンタ
、２５・・・Ｘ軸カウンタ、２８．２９・・・比較器、
５００・・・画像メモリ、５１・・・メモリセル、７０
・・・チップ選択回路、ＣＬＫ・・・クロック、ｃ１〜
ｃ４・・・並列ビット。 第３　（￥１ 第５ｉｉ；Ｓ］ 勾へ 第一４図 第６図

Claims (1)

【特許請求の範囲】
1. 画像メモリを用いて波形を表示する波形表示装置におい
   て、複数のメモリチップの同一アドレスの並列ビットを
   Ｙ方向に隣接して配列してメモリセルを構成するように
   割当てた画像メモリと、Ｙ軸始点データの上位ビットを
   入力しその計数値が対応するメモリセルの前記複数のメ
   モリチップを同時にアドレス指定するＹ軸カウンタと、
   Ｙ軸始点データの下位ビットまたはＹ軸終点データの下
   位ビットに対応して前記各メモリチップを選択するチッ
   プ選択回路とを備えたことを特徴とする波形表示装置。