JPH01132152A - 半導体装置の溝型キャパシタセルの製造方法 - Google Patents
半導体装置の溝型キャパシタセルの製造方法Info
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- JPH01132152A JPH01132152A JP62291349A JP29134987A JPH01132152A JP H01132152 A JPH01132152 A JP H01132152A JP 62291349 A JP62291349 A JP 62291349A JP 29134987 A JP29134987 A JP 29134987A JP H01132152 A JPH01132152 A JP H01132152A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/047—Manufacture or treatment of capacitors having potential barriers, e.g. varactors of conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の溝型キャパシタセルの製造方法
、特に、ＭＯＳ（メタル・オキサイド・セミコンダクタ
）ダイナミックメモリ用に適した半導体装置の溝型キャ
パシタセルの製造方法に関する。
、特に、ＭＯＳ（メタル・オキサイド・セミコンダクタ
）ダイナミックメモリ用に適した半導体装置の溝型キャ
パシタセルの製造方法に関する。
［従来の技術］
従来のこの種の製造方法を第３Ａ図ないし第３Ｆ図に示
す。
す。
従来の製造方法では、まず、半導体基板１を異方性エツ
チングすることにより半導体基板１に溝１ａを掘り、高
温酸化膜２を堆積させ、直接コンタクト２ａを形成する
。次に、直接コンタクト２ａを介して半導体基板１と反
対の電導型イオンによる拡散層４を形成し、さらに半導
体基板１と反対の電導型イオンを含むポリシリコン３を
堆積する。その状態が第３Ａ図である。
チングすることにより半導体基板１に溝１ａを掘り、高
温酸化膜２を堆積させ、直接コンタクト２ａを形成する
。次に、直接コンタクト２ａを介して半導体基板１と反
対の電導型イオンによる拡散層４を形成し、さらに半導
体基板１と反対の電導型イオンを含むポリシリコン３を
堆積する。その状態が第３Ａ図である。
そして、第３Ｂ図に示すようにレジスト５を塗布し、パ
ターニングを行ない、レジスト５をマスクとしてポリシ
リコン３を異方性エツチングする。
ターニングを行ない、レジスト５をマスクとしてポリシ
リコン３を異方性エツチングする。
このエツチング工程では、まず第３Ｃ図に示すように溝
１ａ内のレジスト５を除去し、異方性エツチングにより
溝１ａの底のポリシリコン３を除去する。これによって
、第３Ｄ図のように、ポリシリコン３を溝１ａの底部で
２つに分離する。そして、第３Ｅ図のように、表面のレ
ジスト５を除去する。最後に、ポリシリコン３を酸化し
て薄い酸化膜６を形成し、ポリシリコン７を堆積するこ
とにより、第３Ｆ図に示すようにポリシリコン３゜７間
に電荷蓄積容量を形成する。
１ａ内のレジスト５を除去し、異方性エツチングにより
溝１ａの底のポリシリコン３を除去する。これによって
、第３Ｄ図のように、ポリシリコン３を溝１ａの底部で
２つに分離する。そして、第３Ｅ図のように、表面のレ
ジスト５を除去する。最後に、ポリシリコン３を酸化し
て薄い酸化膜６を形成し、ポリシリコン７を堆積するこ
とにより、第３Ｆ図に示すようにポリシリコン３゜７間
に電荷蓄積容量を形成する。
［発明が解決しようとする問題点］
前記従来の製造方法では、以上のように構成されている
ので、第３Ｂ図の状態において溝１ａの中に埋め込まれ
ているレジスト５は、他の部分のレジスト５よりも膜が
厚い。このため、露光・現像後もレジスト５が除去され
ないで溝１ａ内に残ってしまうことがある。その結果、
溝１ａの底部におけるポリシリコン３を異方性エツチン
グによって除去する場合に、残されたレジスト５が邪魔
をし、ポリシリコン３を溝１ａの底部で完全に２つに分
離できない場合が多く、素子間分離を確実に行なえない
という問題点があった。
ので、第３Ｂ図の状態において溝１ａの中に埋め込まれ
ているレジスト５は、他の部分のレジスト５よりも膜が
厚い。このため、露光・現像後もレジスト５が除去され
ないで溝１ａ内に残ってしまうことがある。その結果、
溝１ａの底部におけるポリシリコン３を異方性エツチン
グによって除去する場合に、残されたレジスト５が邪魔
をし、ポリシリコン３を溝１ａの底部で完全に２つに分
離できない場合が多く、素子間分離を確実に行なえない
という問題点があった。
この発明は、上記問題点を解消し、電荷蓄積容量をプロ
セス的に安定して形成することができる半導体装置の溝
型キャパシタセルの製造方法を提供することを目的とし
ている。
セス的に安定して形成することができる半導体装置の溝
型キャパシタセルの製造方法を提供することを目的とし
ている。
［問題点を解決するための手段］
本発明に係る半導体装置の溝型キャパシタセルの製造方
法は、次の工程を含んでいる。
法は、次の工程を含んでいる。
■ 半導体基板に溝を形成し、溝の壁面および底面に第
１の絶縁層を形成し、その第１の絶縁層の表面に第１の
導電層を形成する第１工程。
１の絶縁層を形成し、その第１の絶縁層の表面に第１の
導電層を形成する第１工程。
■ 第１の導電層で囲まれた溝内を第２の絶縁層で埋め
込む第２工程。
込む第２工程。
■ 第１の導電層に対するエツチングによってエツチン
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程。
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程。
■ マスク層のうち第１の絶縁層に対応する部分のみを
エツチングで除去する第４工程。
エツチングで除去する第４工程。
■ 溝内に埋め込まれた第２の絶縁層を除去する第５工
程。
程。
■ マスク層をマスクとして、溝の底面に形成された第
１の導電層とマスク層とをエツチングして除去する第６
工程。
１の導電層とマスク層とをエツチングして除去する第６
工程。
■ 溝内を第３の絶縁層と第２の絶縁層とで埋める第７
工程。
工程。
なお、前記第２工程は、好ましくは、まず半導体基板の
上面全面に第２の絶縁層を形成し、その上にレジスト層
を形成して表面を平坦化し、さらにレジスト層と第２の
絶縁層とをエッチバックすることによって溝内にだけ第
２の絶縁層を残すことによって行なわれる。また、第４
工程は、好ましくは、マスク層の上面にレジスト層を形
成し、パターニングを行ない、レジスト層をマスクとし
てマスク層をエツチングし、その後にレジスト層を除去
することによって行なわれる。前記第６工程は、好まし
くは、異方性エツチングによって行なわれる。さらに、
前記第１工程は、好ましくは、半導体基板上面に拡散層
を形成する工程と、第１の酸化層において拡散層に対応
する位置にコンタクト孔を形成する工程とをさらに含む
。そして、好ましくは、第１の導電層は、コンタクト孔
を通じて拡散層にコンタクトするように形成される。
上面全面に第２の絶縁層を形成し、その上にレジスト層
を形成して表面を平坦化し、さらにレジスト層と第２の
絶縁層とをエッチバックすることによって溝内にだけ第
２の絶縁層を残すことによって行なわれる。また、第４
工程は、好ましくは、マスク層の上面にレジスト層を形
成し、パターニングを行ない、レジスト層をマスクとし
てマスク層をエツチングし、その後にレジスト層を除去
することによって行なわれる。前記第６工程は、好まし
くは、異方性エツチングによって行なわれる。さらに、
前記第１工程は、好ましくは、半導体基板上面に拡散層
を形成する工程と、第１の酸化層において拡散層に対応
する位置にコンタクト孔を形成する工程とをさらに含む
。そして、好ましくは、第１の導電層は、コンタクト孔
を通じて拡散層にコンタクトするように形成される。
好ましくは、前記マスク材料は、ポリシリコン、アモル
ファスシリコンまたは窒化膜である。また、前記第２の
絶縁層は、好ましくは、シリコン酸化膜である。
ファスシリコンまたは窒化膜である。また、前記第２の
絶縁層は、好ましくは、シリコン酸化膜である。
［作用および発明の効果］
本発明に係る半導体装置の溝型キャパシタセルの製造方
法によれば、第２工程において溝内を第２の絶縁層で埋
め込み、第３および第４工程においてマスク層をパター
ニングし、第５工程において溝内の絶縁層を除去し、そ
れからマスク層とともに第１の導電層をエツチングして
除去するので、溝内部にレジストが残されてしまうとい
う従来の問題点は解消される。したがって、本発明によ
れば、溝の底面部にレジストが残ってしまうことがなく
なるので、溝底部において第１の絶縁層を確実に分離す
ることができるようになる。すなわち、本発明によれば
、溝型キャパシタセルの溝底部における分離がプロセス
的に安定して行なえるようになる。
法によれば、第２工程において溝内を第２の絶縁層で埋
め込み、第３および第４工程においてマスク層をパター
ニングし、第５工程において溝内の絶縁層を除去し、そ
れからマスク層とともに第１の導電層をエツチングして
除去するので、溝内部にレジストが残されてしまうとい
う従来の問題点は解消される。したがって、本発明によ
れば、溝の底面部にレジストが残ってしまうことがなく
なるので、溝底部において第１の絶縁層を確実に分離す
ることができるようになる。すなわち、本発明によれば
、溝型キャパシタセルの溝底部における分離がプロセス
的に安定して行なえるようになる。
［実施例］
本発明に係る溝型キャパシタセルの製造方法によって製
造される半導体装置の一例を第１図に示す。
造される半導体装置の一例を第１図に示す。
第１図において、半導体基板１１の上部には、溝１１ａ
が掘られている。溝１１ａの壁面、底面および溝１１ａ
近くの半導体基板１１上面には、酸化膜１２が形成され
ている。溝１１ａの底面を除き、酸化膜１２の表面には
、ポリシリコン１３が形成されている。ポリシリコン１
３は、溝１１８の底面に形成されないことによって、溝
１１ａの底面において２つに分離されている。一方、溝
１１ａの近くにおいて、半導体基板１１の上層部には拡
散層１４が形成されている。拡散層１４に対応する位置
において、酸化膜１２にはコンタクト孔１２ａが形成さ
れている。前記ポリシリコン１３は、このコンタクト孔
１２ａを通じて拡散層１４にコンタクトしている。さら
に、溝１１ａおよびポリシリコン１３のに面には、薄い
キャパシタ・ゲート絶縁膜１６が形成されている。さら
に、溝１１ａ内およびキャパシタ・ゲート絶縁膜１６の
上面には、ポリシリコン１７が形成されている。
が掘られている。溝１１ａの壁面、底面および溝１１ａ
近くの半導体基板１１上面には、酸化膜１２が形成され
ている。溝１１ａの底面を除き、酸化膜１２の表面には
、ポリシリコン１３が形成されている。ポリシリコン１
３は、溝１１８の底面に形成されないことによって、溝
１１ａの底面において２つに分離されている。一方、溝
１１ａの近くにおいて、半導体基板１１の上層部には拡
散層１４が形成されている。拡散層１４に対応する位置
において、酸化膜１２にはコンタクト孔１２ａが形成さ
れている。前記ポリシリコン１３は、このコンタクト孔
１２ａを通じて拡散層１４にコンタクトしている。さら
に、溝１１ａおよびポリシリコン１３のに面には、薄い
キャパシタ・ゲート絶縁膜１６が形成されている。さら
に、溝１１ａ内およびキャパシタ・ゲート絶縁膜１６の
上面には、ポリシリコン１７が形成されている。
これによって、溝１１ａ内は完全に埋められた状態にあ
る。
る。
前記構成によって、溝１１ａの中央部で分離された１対
のキャパシタセル９．９が形成されていることになる。
のキャパシタセル９．９が形成されていることになる。
１対のキャパシタセル９，９に隣接して、半導体基板１
１上には、スイッチングトランジスタ１０．１０が設け
られている。
１上には、スイッチングトランジスタ１０．１０が設け
られている。
スイッチングトランジスタ１０の領域において、半導体
基板１１の上層部には、互いに間隔を隔てた１対ずつの
ソース・ドレイン領域１９が形成されている。各スイッ
チングトランジスタ１０において、一方のソース・ドレ
イン領域１９は前記拡散層１４に接続されている。また
、他方のソースφドレイン領域１９はコンタクト部２１
を介して、ビット線２２にコンタクトしている。各スイ
ッチングトランジスタ１０の領域において、半導体基板
上面にはトランスファゲート絶縁膜２３が形成されてい
る。また、各１対のソース・ドレイン領域１９間におい
て、トランスファゲート絶縁膜２３の上には、トランス
ファゲート１８が形成されている。このトランスファゲ
ート１８は、図示しないワード線に接続されている。
基板１１の上層部には、互いに間隔を隔てた１対ずつの
ソース・ドレイン領域１９が形成されている。各スイッ
チングトランジスタ１０において、一方のソース・ドレ
イン領域１９は前記拡散層１４に接続されている。また
、他方のソースφドレイン領域１９はコンタクト部２１
を介して、ビット線２２にコンタクトしている。各スイ
ッチングトランジスタ１０の領域において、半導体基板
上面にはトランスファゲート絶縁膜２３が形成されてい
る。また、各１対のソース・ドレイン領域１９間におい
て、トランスファゲート絶縁膜２３の上には、トランス
ファゲート１８が形成されている。このトランスファゲ
ート１８は、図示しないワード線に接続されている。
キャパシタセル９およびスイッチングトランジスタ１０
は層間絶縁膜２０によって覆われている。
は層間絶縁膜２０によって覆われている。
また、前記ビット線２２は層間絶縁膜２０の上面に沿っ
て延びる状態で形成されている。層間絶縁膜２０および
ビット線２２の上には、最終保護膜２４が形成されてい
る。
て延びる状態で形成されている。層間絶縁膜２０および
ビット線２２の上には、最終保護膜２４が形成されてい
る。
なお、前記ポリシリコン１３は、半導体基板１１と反対
の電導型イオンを含んだポリシリコンである。前記拡散
層１４は半導体基板１１と逆電導型のイオンの拡散層で
ある。前記ポリシリコン１７は電導性不純物イオンを含
んだポリシリコンである。
の電導型イオンを含んだポリシリコンである。前記拡散
層１４は半導体基板１１と逆電導型のイオンの拡散層で
ある。前記ポリシリコン１７は電導性不純物イオンを含
んだポリシリコンである。
第１図に示すキャパシタセル９では、素子分離領域に溝
１１ａを掘り、そこにポリシリコン１３゜１７を電極と
する電荷蓄積容量を埋め込んでいるため、溝側壁部での
立体的な電荷蓄積容量によって大きな蓄積容量が確保さ
れる。すなわち、高集積化によるセル面積の減少に伴な
う平面的な電荷蓄積容量の減少は、側壁部での電荷蓄積
容量によって補充されることになる。また、α粒子によ
って半導体基板１１に生成される電子・正孔対のうち、
電子の影響は、コンタクト孔１２ａを介してのみ、電荷
を蓄えているポリシリコン１３．１７に及ぼされるので
、電子の収集効率は低く、ソフトエラーに強い構造とな
っている。
１１ａを掘り、そこにポリシリコン１３゜１７を電極と
する電荷蓄積容量を埋め込んでいるため、溝側壁部での
立体的な電荷蓄積容量によって大きな蓄積容量が確保さ
れる。すなわち、高集積化によるセル面積の減少に伴な
う平面的な電荷蓄積容量の減少は、側壁部での電荷蓄積
容量によって補充されることになる。また、α粒子によ
って半導体基板１１に生成される電子・正孔対のうち、
電子の影響は、コンタクト孔１２ａを介してのみ、電荷
を蓄えているポリシリコン１３．１７に及ぼされるので
、電子の収集効率は低く、ソフトエラーに強い構造とな
っている。
次に、本発明に係る製造方法を説明する。
まず、半導体基板１１に対して異方性エツチングするこ
とにより、半導体基板１１に溝１１ａを掘る。そして、
高温酸化膜１２を溝１１ａ内および半導体基板１１の表
面に堆積させ、酸化膜１２の所定位置にコンタクト孔１
２ａを形成する。次に、コンタクト孔１２ａを通して、
半導体基板１１と反対の電導型イオンによる拡散層１４
を半導体基板１１の表層部に形成する。さらに、半導体
基板１１と反対の電導型イオンを含むポリシリコン１３
を堆積する。この状態を第２Ａ図に示す。
とにより、半導体基板１１に溝１１ａを掘る。そして、
高温酸化膜１２を溝１１ａ内および半導体基板１１の表
面に堆積させ、酸化膜１２の所定位置にコンタクト孔１
２ａを形成する。次に、コンタクト孔１２ａを通して、
半導体基板１１と反対の電導型イオンによる拡散層１４
を半導体基板１１の表層部に形成する。さらに、半導体
基板１１と反対の電導型イオンを含むポリシリコン１３
を堆積する。この状態を第２Ａ図に示す。
次に、再び高温酸化膜１５をポリシリコン１３上に堆積
させ、溝１１ａ内にも高温酸化膜１５を埋め込む。さら
に、高温酸化膜１５上にレジスト３０を塗布・ベークす
ることにより平坦化し、第２Ｂ図の状態とする。そして
、レジスト３０と高温酸化膜１５とを同時にエッチバッ
クすることによって、第２Ｃ図に示すように、溝１１ａ
の中にだけ高温酸化膜１５を残し、他の部分ではポリシ
リコン１３を露出させる。第２Ｄ図に示すように、さら
にポリシリコン３１を堆積し、レジスト３２をその上に
塗布する。そして、転写を行なうことにより、溝１１ａ
に埋め込まれた酸化膜１５の上のみの部分において、レ
ジスト３２を除去する。
させ、溝１１ａ内にも高温酸化膜１５を埋め込む。さら
に、高温酸化膜１５上にレジスト３０を塗布・ベークす
ることにより平坦化し、第２Ｂ図の状態とする。そして
、レジスト３０と高温酸化膜１５とを同時にエッチバッ
クすることによって、第２Ｃ図に示すように、溝１１ａ
の中にだけ高温酸化膜１５を残し、他の部分ではポリシ
リコン１３を露出させる。第２Ｄ図に示すように、さら
にポリシリコン３１を堆積し、レジスト３２をその上に
塗布する。そして、転写を行なうことにより、溝１１ａ
に埋め込まれた酸化膜１５の上のみの部分において、レ
ジスト３２を除去する。
レジスト３２をマスクとしてポリシリコン３１をエツチ
ングすることにより、溝１１ａに埋め込まれた酸化膜１
５の上のみにおいてポリシリコン３１を除去する。この
状態を第２Ｅ図に示す。
ングすることにより、溝１１ａに埋め込まれた酸化膜１
５の上のみにおいてポリシリコン３１を除去する。この
状態を第２Ｅ図に示す。
レジスト３２を除去し、続いて溝１１ａ内の酸化膜１５
を除去して、第２Ｆ図の状態とする。その後に、残され
たポリシリコン３１をマスクにして、異方性エツチング
によるエッチバックを行なう。これにより、第２Ｇ図に
示すように、溝１１ａの底面部におけるポリシリコン１
３を除去する。
を除去して、第２Ｆ図の状態とする。その後に、残され
たポリシリコン３１をマスクにして、異方性エツチング
によるエッチバックを行なう。これにより、第２Ｇ図に
示すように、溝１１ａの底面部におけるポリシリコン１
３を除去する。
このエッチバックにより、ポリシリコン１３を溝１１ａ
の底面部で完全に分離することができ、素子分離が行な
えたことになる。
の底面部で完全に分離することができ、素子分離が行な
えたことになる。
この場合には、レジストが溝１１ａ内に残るという問題
は生じないので、素子分離が確実に行なえる。すなわち
、ポリシリコン１３の平面部にのみポリシリコン３１を
残し、それをマスクとして異方性エツチングによるエッ
チバックを行なうことにより、平面部に残されたポリシ
リコン３１について６己整合的に、ポリシリコン１３を
溝１１ａの底面部で２つに分離することができる。した
がって、従来の露光・現像を伴なうレジスト・マスクに
よるエツチングのように、溝１１ａの中にレジストが残
ることによってポリシリコン１３が確実にエツチングさ
れないという問題は解消される。
は生じないので、素子分離が確実に行なえる。すなわち
、ポリシリコン１３の平面部にのみポリシリコン３１を
残し、それをマスクとして異方性エツチングによるエッ
チバックを行なうことにより、平面部に残されたポリシ
リコン３１について６己整合的に、ポリシリコン１３を
溝１１ａの底面部で２つに分離することができる。した
がって、従来の露光・現像を伴なうレジスト・マスクに
よるエツチングのように、溝１１ａの中にレジストが残
ることによってポリシリコン１３が確実にエツチングさ
れないという問題は解消される。
さらに、第２Ｈ図に示すように、ポリシリコン１３を酸
化して、薄いキャパシタ・ゲート絶縁膜１６を形成する
。最後に、ポリシリコン１７を堆積させて、ポリシリコ
ン１７をセルプレートとした電荷蓄積容量を有する第１
図のようなキャパシタセル９を一形成する。
化して、薄いキャパシタ・ゲート絶縁膜１６を形成する
。最後に、ポリシリコン１７を堆積させて、ポリシリコ
ン１７をセルプレートとした電荷蓄積容量を有する第１
図のようなキャパシタセル９を一形成する。
一方、スイッチングトランジスタ１０では、熱酸化によ
りトランスファゲート絶縁膜２３を形成する。そして、
電極材料を堆積し、転写・加工することによりトランス
ファゲート１８を形成する。
りトランスファゲート絶縁膜２３を形成する。そして、
電極材料を堆積し、転写・加工することによりトランス
ファゲート１８を形成する。
半導体基板１１の上部に半導体基板１１と反対の電導型
イオンを注入し、熱処理を行なうことにより拡散層を形
成してソース・ドレイン領域１９とする。
イオンを注入し、熱処理を行なうことにより拡散層を形
成してソース・ドレイン領域１９とする。
さらに、層間絶縁膜２０を堆積するとともに、転写・加
工を行なうことによりコンタクト部２１を形成する。そ
して、全面に配線材料を堆積し、転写・加工を行なうこ
とにより、ビット線２２およびワード線（図示せず）を
形成する。最後に、最終保護膜２４によって全体を覆え
ば、第１図に示す半導体装置が得られる。
工を行なうことによりコンタクト部２１を形成する。そ
して、全面に配線材料を堆積し、転写・加工を行なうこ
とにより、ビット線２２およびワード線（図示せず）を
形成する。最後に、最終保護膜２４によって全体を覆え
ば、第１図に示す半導体装置が得られる。
第１図は、本発明に係る製造方法によって製造される半
導体装置の一例を示す一断面部分図である。第２Ａ図な
いし第２Ｈ図は、本゛発明による製造方法を示す縦断面
部分図である。第３Ａ図ないし第３Ｆ図は、従来の製造
方法を示す縦断面部分図である。 １１は半導体基板、１１ａは溝、１２は酸化膜、１３は
ポリシリコン、１５は酸化膜、１６はキャパシタ・ゲー
ト絶縁膜、１７はポリシリコン、３１はポリシリコンで
ある。
導体装置の一例を示す一断面部分図である。第２Ａ図な
いし第２Ｈ図は、本゛発明による製造方法を示す縦断面
部分図である。第３Ａ図ないし第３Ｆ図は、従来の製造
方法を示す縦断面部分図である。 １１は半導体基板、１１ａは溝、１２は酸化膜、１３は
ポリシリコン、１５は酸化膜、１６はキャパシタ・ゲー
ト絶縁膜、１７はポリシリコン、３１はポリシリコンで
ある。
Claims (7)
- （１）半導体基板に溝を形成し、溝の壁面および底面に
第１の絶縁層を形成し、その第１の絶縁層の表面に第１
の導電層を形成する第１工程と、前記第１の導電層で囲
まれた前記溝内を第２の絶縁層で埋め込む第２工程と、 前記第１の導電層に対するエッチングによってエッチン
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程と
、 前記マスク層のうち前記第１の絶縁層に対応する部分の
みをエッチングで除去する第４工程と、前記溝内に埋め
込まれた前記第２の絶縁層を除去する第５工程と、 前記マスク層をマスクとして、前記溝の底面に形成され
た前記第１の導電層と前記マスク層とをエッチングして
除去する第６工程と、 前記溝内を第３の絶縁層と第２の絶縁層とで埋める第７
工程と、 を含む半導体装置の溝型キャパシタセルの製造方法。 - （２）前記第２工程は、まず半導体基板の上面全面に前
記第２の絶縁層を形成し、その上にレジスト層を形成し
て表面を平坦化し、さらにレジスト層と第２の絶縁層と
をエッチバックすることにより前記溝内にだけ前記第２
の絶縁層を残すことによって行なわれる特許請求の範囲
第１項記載の半導体装置の溝型キャパシタセルの製造方
法。 - （３）前記第４工程は、前記マスク層の上面にレジスト
層を形成し、パターニングを行ない、レジスト層をマス
クとして前記マスク層をエッチングし、その後にレジス
ト層を除去することによって行なわれる特許請求の範囲
第２項記載の半導体装置の溝型キャパシタセルの製造方
法。 - （４）前記第１工程は、半導体基板上面に拡散層を形成
する工程と、前記第１の酸化層において前記拡散層に対
応する位置にコンタクト孔を形成する工程とをさらに含
み、 前記第１の導電層は、前記コンタクト孔を通じて前記拡
散層にコンタクトするように形成される特許請求の範囲
第３項記載の半導体装置の溝型キャパシタセルの製造方
法。 - （５）前記第６工程は、異方性エッチングによって行な
われる特許請求の範囲第４項記載の半導体装置の溝型キ
ャパシタセルの製造方法。 - （６）前記マスク材料は、ポリシリコン、アモルファス
シリコンまたは窒化膜である特許請求の範囲第１項記載
の半導体装置の溝型キャパシタセルの製造方法。 - （７）前記第２の絶縁層はシリコン酸化膜である特許請
求の範囲第１項記載の半導体装置の溝型キャパシタセル
の製造方法。
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| JP62291349A JPH0795582B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置の溝型キャパシタセルの製造方法 |
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| JP62291349A JPH0795582B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置の溝型キャパシタセルの製造方法 |
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