JPH01133342A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01133342A JPH01133342A JP62291114A JP29111487A JPH01133342A JP H01133342 A JPH01133342 A JP H01133342A JP 62291114 A JP62291114 A JP 62291114A JP 29111487 A JP29111487 A JP 29111487A JP H01133342 A JPH01133342 A JP H01133342A
- Authority
- JP
- Japan
- Prior art keywords
- impurity diffusion
- diffusion layer
- power source
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰＮ接合容量、特に電源電圧の変動を抑制する
ＰＮ接合容量を備えた半導体集積回路に関するものであ
る。
ＰＮ接合容量を備えた半導体集積回路に関するものであ
る。
従来の技術
近年、半導体集積回路の大規模化につれて低消費電力化
とともに高速化が強（望まれている。このため、スイッ
チングの瞬間だけ大電流を流し、後は電流を流さない動
作を用いた回路が広く使われている。したがって、電源
電流の時間的変動が太き（、回路動作に悪影響を及ぼし
易くなり、電源電圧の安定化を図る手段が必要になる。
とともに高速化が強（望まれている。このため、スイッ
チングの瞬間だけ大電流を流し、後は電流を流さない動
作を用いた回路が広く使われている。したがって、電源
電流の時間的変動が太き（、回路動作に悪影響を及ぼし
易くなり、電源電圧の安定化を図る手段が必要になる。
以下に従来の電源の安定化手段について第２図および第
３図の断面図を参照して説明する。
３図の断面図を参照して説明する。
第２図はＰＮ接合容量を利用して電源電圧の安定化を図
った半導体集積回路の断面図であり、これは、Ｐ型シリ
コン基板１の中にＮ形の不純物拡散層２とＰ形の不純物
拡散層３がそれぞれ酸化膜分離４により分離されて形成
され、Ｐ形の不純物拡散ＷＪ３がコンタクトホール５を
通して接地ラインの電極配線層６と接続され、Ｎ形の不
純物拡散層２が電源ラインの電極配線層（図示されず）
と接地された構造である。
った半導体集積回路の断面図であり、これは、Ｐ型シリ
コン基板１の中にＮ形の不純物拡散層２とＰ形の不純物
拡散層３がそれぞれ酸化膜分離４により分離されて形成
され、Ｐ形の不純物拡散ＷＪ３がコンタクトホール５を
通して接地ラインの電極配線層６と接続され、Ｎ形の不
純物拡散層２が電源ラインの電極配線層（図示されず）
と接地された構造である。
次に、この構造の作用を簡単に説明する。Ｐ形不純物拡
散層３とＰ形シリコン基板１は同一導電形であるため、
電源ラインに接続されたＮ形不純物拡散層２とＰ形不純
物拡散層３を介して接地ラインに接続されたＰ形シリコ
ン基板１との間に形成されるＰＮ接合は、電源ラインと
接地ラインとの間の電源容量となる。したがってこの電
源容量により、電源ラインの瞬時電流を吸収し、電源ラ
インの電位変動を抑制できる。
散層３とＰ形シリコン基板１は同一導電形であるため、
電源ラインに接続されたＮ形不純物拡散層２とＰ形不純
物拡散層３を介して接地ラインに接続されたＰ形シリコ
ン基板１との間に形成されるＰＮ接合は、電源ラインと
接地ラインとの間の電源容量となる。したがってこの電
源容量により、電源ラインの瞬時電流を吸収し、電源ラ
インの電位変動を抑制できる。
次に、第３図はゲート容量を利用して電源電圧の安定化
を図った半導体集積回路の断面図である。これは、Ｐ形
シリコン基板１の上にゲート酸化膜７を間に挟んでゲー
トポリシリコン膜８が形成され、このゲートの左右にソ
ースおよびドレイン領域を形成すると同じ工程でＮ型不
純物拡散層９が形成され、Ｎ形の不純物拡散層９はコン
タクトホール１０を通して接地ラインの電極配線層１１
と接続され、ゲートポリシリコン膜８が電源ラインの電
極配線層（図示されず）と接続された構造である。この
場合は、ＭＯＳ ）ランジスタのゲート容量が電源容量
となり、第２図の従来例と同様に、電源電圧の変動を抑
制できる。
を図った半導体集積回路の断面図である。これは、Ｐ形
シリコン基板１の上にゲート酸化膜７を間に挟んでゲー
トポリシリコン膜８が形成され、このゲートの左右にソ
ースおよびドレイン領域を形成すると同じ工程でＮ型不
純物拡散層９が形成され、Ｎ形の不純物拡散層９はコン
タクトホール１０を通して接地ラインの電極配線層１１
と接続され、ゲートポリシリコン膜８が電源ラインの電
極配線層（図示されず）と接続された構造である。この
場合は、ＭＯＳ ）ランジスタのゲート容量が電源容量
となり、第２図の従来例と同様に、電源電圧の変動を抑
制できる。
発明が解決しようとする問題点
しかしながら上記の従来の構造では、第２図の場合、Ｎ
形不純物拡散層がコンタクトホールにより電極配線層と
接続されるまでの間配線として使用されるため、電源容
量の直列抵抗成分が大きくなり、電源容量が有効に働ら
かない。また第３図の場合、ＭＯＳトランジスタのゲー
トを電源容量として用いるため、ゲート酸化膜耐圧が小
さく、電源サージに対して破壊されやすいという問題点
を有していた。
形不純物拡散層がコンタクトホールにより電極配線層と
接続されるまでの間配線として使用されるため、電源容
量の直列抵抗成分が大きくなり、電源容量が有効に働ら
かない。また第３図の場合、ＭＯＳトランジスタのゲー
トを電源容量として用いるため、ゲート酸化膜耐圧が小
さく、電源サージに対して破壊されやすいという問題点
を有していた。
本発明は上記従来の問題点を解決するもので、直列抵抗
成分が小さ（、かつ電源サージに対しても破壊されにく
い電源容量を実現することのできる半導体集積回路を提
供することを目的とするものである。
成分が小さ（、かつ電源サージに対しても破壊されにく
い電源容量を実現することのできる半導体集積回路を提
供することを目的とするものである。
問題点を解決するための手段
この目的を達成するために本発明の半導体集積回路は、
−導電形の半導体基板と、同半導体基板中に形成され、
かつ前記半導体基板とは逆導電形の第１の不純物拡散層
と、前記半導体基板と同一導電形で、前記半導体基板中
に形成された第２の不純物拡散層と、前記半導体基板と
逆導電形で、前記第１の不純物拡散層の表面上に形成さ
れた半導体層と、前記半導体層および前記第２の不純物
拡散層にそれぞれ接続された第１の電極配線層と第２の
電極配線層を備えるとともに、前記第１の電極配線層と
前記第２の電極配線層の間に電源を接続したものである
。
−導電形の半導体基板と、同半導体基板中に形成され、
かつ前記半導体基板とは逆導電形の第１の不純物拡散層
と、前記半導体基板と同一導電形で、前記半導体基板中
に形成された第２の不純物拡散層と、前記半導体基板と
逆導電形で、前記第１の不純物拡散層の表面上に形成さ
れた半導体層と、前記半導体層および前記第２の不純物
拡散層にそれぞれ接続された第１の電極配線層と第２の
電極配線層を備えるとともに、前記第１の電極配線層と
前記第２の電極配線層の間に電源を接続したものである
。
作用
この構成によって第１の不純物拡散層と半導体基板の接
合容量を用いて電源容量を形成するとともに、第１の不
純物拡散層の表面に低抵抗の半導体層が形成されている
ため直列抵抗成分を小さくすることができる。
合容量を用いて電源容量を形成するとともに、第１の不
純物拡散層の表面に低抵抗の半導体層が形成されている
ため直列抵抗成分を小さくすることができる。
実施例
本発明の半導体集積回路の一実施例について、第１図ａ
に示した平面図と、この平面図のｘ−ｘ ’線に沿った
第１図すの断面図を参照して説明する。
に示した平面図と、この平面図のｘ−ｘ ’線に沿った
第１図すの断面図を参照して説明する。
これは、Ｐ形シリコン基板１の表面にＮ形の不純物を含
んだポリシリコン膜１２が選択的に形成され、このポリ
シリコン膜１２の中の不純物をＰ形シリコン基板１の中
に拡散させてＮ形の不純物拡散層１３が形成され、酸化
膜分離４を隔ててＰ形シリコン基板１の中にＰ形の不純
物拡散層１４が形成され、Ｐ形の不純物拡散層がコンタ
クトホール１５を通して接地ラインの電極配線層１６と
接続され、ポリシリコン膜にはコンタクトホール１７を
通して電源ラインの電極配線層１８と接続された構造で
ある。なお１９は層間絶縁膜である。
んだポリシリコン膜１２が選択的に形成され、このポリ
シリコン膜１２の中の不純物をＰ形シリコン基板１の中
に拡散させてＮ形の不純物拡散層１３が形成され、酸化
膜分離４を隔ててＰ形シリコン基板１の中にＰ形の不純
物拡散層１４が形成され、Ｐ形の不純物拡散層がコンタ
クトホール１５を通して接地ラインの電極配線層１６と
接続され、ポリシリコン膜にはコンタクトホール１７を
通して電源ラインの電極配線層１８と接続された構造で
ある。なお１９は層間絶縁膜である。
以上のように構成された本実施例の電源電圧安定化のた
めの半導体集積回路について以下説明する。ポリシリコ
ン膜１２からＰ形のシリコン基板１の上に不純物を拡散
して形成されたＮ形の不純物拡散層１３は実質的に表面
がポリシリコン膜１２によって覆われた構造となり、こ
のため低抵抗状態でコンタクトホール１７まで引出され
、電源ラインの電極配線層１８に接続されている。この
ため、Ｎ形の不純物拡散層１３とＰ形のシリコン基板１
とにより形成される電源容量の直列抵抗成分を小さくで
き、電源容量を有効に用いる事ができる。特に、幅広い
接地ラインの電極配線層１６の下に電源容量を形成する
場合には、電源ラインの電極配線層１８と接続するコン
タクトホール１７までの距離が長くなるため効果がある
。さらに、ポリシリコンをポリサイド化する事により、
同抵抗成分を大幅に小さ（できる。
めの半導体集積回路について以下説明する。ポリシリコ
ン膜１２からＰ形のシリコン基板１の上に不純物を拡散
して形成されたＮ形の不純物拡散層１３は実質的に表面
がポリシリコン膜１２によって覆われた構造となり、こ
のため低抵抗状態でコンタクトホール１７まで引出され
、電源ラインの電極配線層１８に接続されている。この
ため、Ｎ形の不純物拡散層１３とＰ形のシリコン基板１
とにより形成される電源容量の直列抵抗成分を小さくで
き、電源容量を有効に用いる事ができる。特に、幅広い
接地ラインの電極配線層１６の下に電源容量を形成する
場合には、電源ラインの電極配線層１８と接続するコン
タクトホール１７までの距離が長くなるため効果がある
。さらに、ポリシリコンをポリサイド化する事により、
同抵抗成分を大幅に小さ（できる。
また、電源容量としてＰＮ接合を用いているため、ＭＯ
Ｓトランジスタのゲートを用いる場合に比べてサージ破
壊に対して強くなる。
Ｓトランジスタのゲートを用いる場合に比べてサージ破
壊に対して強くなる。
発明の効果
本発明の半導体集積回路によれば、半導体基板の中に形
成された半導体基板とは逆導電形の不純物拡散層の表面
に低抵抗の半導体層が形成されているため直列抵抗成分
を小さくすることができ、さらに、逆導電形の不純物拡
散層と一導電形の半導体基板による接合容量を電源端子
間の電源容量として用いるため電源サージにも強いとい
う効果を得ることができる。
成された半導体基板とは逆導電形の不純物拡散層の表面
に低抵抗の半導体層が形成されているため直列抵抗成分
を小さくすることができ、さらに、逆導電形の不純物拡
散層と一導電形の半導体基板による接合容量を電源端子
間の電源容量として用いるため電源サージにも強いとい
う効果を得ることができる。
第１図は本発明の半導体集積回路の一実施例を示した平
面図と断面図、第２図および第３図は従来の半導体集積
回路の断面図である。 １・・・・・・Ｐ形シリコン基板、４・・・・・・酸化
膜分離、１２・・・・・・ポリシリコン膜、１３・・・
・・・Ｎ形の不純物拡散層、１４・・・・・・Ｐ形の不
純物拡散層、１５．１７・・・・・・コンタクトホール
、１６・・・・・・接地ラインの電極配線層、１８・・
・・・・電源ラインの電極配線層、１９・・・・・・層
間絶縁膜。 代理人の氏名 弁理士 中尾敏男 ほか１名４−酸化膜
分離 第２図
面図と断面図、第２図および第３図は従来の半導体集積
回路の断面図である。 １・・・・・・Ｐ形シリコン基板、４・・・・・・酸化
膜分離、１２・・・・・・ポリシリコン膜、１３・・・
・・・Ｎ形の不純物拡散層、１４・・・・・・Ｐ形の不
純物拡散層、１５．１７・・・・・・コンタクトホール
、１６・・・・・・接地ラインの電極配線層、１８・・
・・・・電源ラインの電極配線層、１９・・・・・・層
間絶縁膜。 代理人の氏名 弁理士 中尾敏男 ほか１名４−酸化膜
分離 第２図
Claims (2)
- （１）一導電形の半導体基板と、同半導体基板中に形成
され、かつ前記半導体基板とは逆導電形の第１の不純物
拡散層と、前記半導体基板と同一導電形で、前記半導体
基板中に形成された第２の不純物拡散層と、前記半導体
基板とは逆導電形で前記第１の不純物拡散層の表面上に
形成された半導体層と、前記半導体層および前記第２の
不純物拡散層にそれぞれ接続された第１の電極配線層と
第２の電極配線層を備えたことを特徴とする半導体集積
回路。 - （２）第１の電極配線層と第２の電極配線層が電源配線
と接地配線もしくは接地配線と電源配線のいずれかの組
み合わせであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291114A JPH07112043B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体集積回路 |
| DE88310364T DE3884142D1 (de) | 1987-11-18 | 1988-11-03 | Halbleitereinrichtung zur Kontrolle der Versorgungsspannungs-Fluktuationen. |
| EP88310364A EP0317133B1 (en) | 1987-11-18 | 1988-11-03 | Semiconductor device for controlling supply voltage fluctuations |
| KR1019880015170A KR930000901B1 (ko) | 1987-11-18 | 1988-11-18 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291114A JPH07112043B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133342A true JPH01133342A (ja) | 1989-05-25 |
| JPH07112043B2 JPH07112043B2 (ja) | 1995-11-29 |
Family
ID=17764638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291114A Expired - Lifetime JPH07112043B2 (ja) | 1987-11-18 | 1987-11-18 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0317133B1 (ja) |
| JP (1) | JPH07112043B2 (ja) |
| KR (1) | KR930000901B1 (ja) |
| DE (1) | DE3884142D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127931A (en) * | 1974-10-04 | 1978-12-05 | Nippon Electric Co., Ltd. | Semiconductor device |
| US4013489A (en) * | 1976-02-10 | 1977-03-22 | Intel Corporation | Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit |
-
1987
- 1987-11-18 JP JP62291114A patent/JPH07112043B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-03 EP EP88310364A patent/EP0317133B1/en not_active Expired - Lifetime
- 1988-11-03 DE DE88310364T patent/DE3884142D1/de not_active Expired - Lifetime
- 1988-11-18 KR KR1019880015170A patent/KR930000901B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0317133A3 (en) | 1989-08-09 |
| KR930000901B1 (ko) | 1993-02-11 |
| KR890008927A (ko) | 1989-07-13 |
| EP0317133A2 (en) | 1989-05-24 |
| DE3884142D1 (de) | 1993-10-21 |
| EP0317133B1 (en) | 1993-09-15 |
| JPH07112043B2 (ja) | 1995-11-29 |
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