JPS60254479A - バブルメモリ制御装置 - Google Patents
バブルメモリ制御装置Info
- Publication number
- JPS60254479A JPS60254479A JP59111231A JP11123184A JPS60254479A JP S60254479 A JPS60254479 A JP S60254479A JP 59111231 A JP59111231 A JP 59111231A JP 11123184 A JP11123184 A JP 11123184A JP S60254479 A JPS60254479 A JP S60254479A
- Authority
- JP
- Japan
- Prior art keywords
- bubble memory
- address decoder
- signal
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌａ） 産業上の利用分野
本発明は標準的なデータ通信用インタフェースでホスト
コンピュータと結合されたバブルメモリ制御装置に係り
、特にバブルメモリ装置特有のデータ書込みや特殊命令
の入力を禁止したり、それを解除する信号を入力するた
めの手段に関する。
コンピュータと結合されたバブルメモリ制御装置に係り
、特にバブルメモリ装置特有のデータ書込みや特殊命令
の入力を禁止したり、それを解除する信号を入力するた
めの手段に関する。
磁気バブルを制御して情報の記憶や転送を行うバブルメ
モリ装置は各種コンピュータと結合されて広い分野で利
用されているが、ホストコンピュータの誤動作や誤操作
により記憶したデータが消去されたら破壊されるのを防
止し、且つ不良ループや予備ループへのデータ書込みを
避けるため、バブルメモリ制御装置にはデータ書込みや
特殊命令の入力を禁止する手段を具えている。
モリ装置は各種コンピュータと結合されて広い分野で利
用されているが、ホストコンピュータの誤動作や誤操作
により記憶したデータが消去されたら破壊されるのを防
止し、且つ不良ループや予備ループへのデータ書込みを
避けるため、バブルメモリ制御装置にはデータ書込みや
特殊命令の入力を禁止する手段を具えている。
一方システムの改造時や不良の修復時にはこれ等の禁止
を解き各種データの書込みや書替えを行う必要があり、
バブルメモリ制御装置はこれ等の禁止を行う手段を具え
ると共に、それを開放する手段も具える必要がある。
を解き各種データの書込みや書替えを行う必要があり、
バブルメモリ制御装置はこれ等の禁止を行う手段を具え
ると共に、それを開放する手段も具える必要がある。
バブルメモリ装置が独立して用いられる場合はバブルメ
モリ制御装置の一部にこれ等の手段を設けるだけでよい
が、バブルメモリ装置がコンピュータシステムの一部と
して装置内に組み込まれた場合には、ホストコンピュー
タ側からこれ等の手段を制御できることが望ましい。
モリ制御装置の一部にこれ等の手段を設けるだけでよい
が、バブルメモリ装置がコンピュータシステムの一部と
して装置内に組み込まれた場合には、ホストコンピュー
タ側からこれ等の手段を制御できることが望ましい。
（ｂ） 従来の技術
第２図は従来のバブルメモリ制御装置を示すブロック図
である。
である。
図においてバブルメモリ１を制御するバブルメモリ制御
装置２は、データバス３、制御線４、アドレス線５によ
ってインタフェース６と・接続されており、インタフェ
ース６を介して更Ｌｉホストコンピュータ７に結合され
ている。インタフェース６として、一般にＩＥＥＥ ４
８８インタフエースハスやＲ５２３２Ｃインタフエース
等の標準的なデータ通信用インクフェースが用いられる
ことが多い。
装置２は、データバス３、制御線４、アドレス線５によ
ってインタフェース６と・接続されており、インタフェ
ース６を介して更Ｌｉホストコンピュータ７に結合され
ている。インタフェース６として、一般にＩＥＥＥ ４
８８インタフエースハスやＲ５２３２Ｃインタフエース
等の標準的なデータ通信用インクフェースが用いられる
ことが多い。
しかしこれ等のインクフェースは書込みや読出し等デー
タの授受に関する命令を識別し、それをバブルメモリ制
御装置に入力する機能を具えているが、バブルメモリ装
置特有のデータ書込みや特殊命令の入力を禁１トする手
段を外部から直接制御できる信号線は含まれていない。
タの授受に関する命令を識別し、それをバブルメモリ制
御装置に入力する機能を具えているが、バブルメモリ装
置特有のデータ書込みや特殊命令の入力を禁１トする手
段を外部から直接制御できる信号線は含まれていない。
そこで従来のバブルメモリ制御装置は第２図に示す如く
、制御信号線８の電圧が低レベルしになるとデータ書込
みや特殊命令の入力を禁止し、制御信号線８の電圧が高
レベルＨになると禁止状態が解除されるように構成して
おり、制御信号線８の電位切り換えは制御装置内に設け
た切換スイッチ９で１テっでいた。
、制御信号線８の電圧が低レベルしになるとデータ書込
みや特殊命令の入力を禁止し、制御信号線８の電圧が高
レベルＨになると禁止状態が解除されるように構成して
おり、制御信号線８の電位切り換えは制御装置内に設け
た切換スイッチ９で１テっでいた。
よ
（Ｃ１発明が解決しくうとする問題点
従来のバブルメモリ制御装置はデータ書込みや特殊命令
の入力を禁止したり、或いはこれを解除する切換スイッ
チを制御装置内に具えており、インクフェースを介して
ホストコンピュータ側から制御できないという問題があ
った。
の入力を禁止したり、或いはこれを解除する切換スイッ
チを制御装置内に具えており、インクフェースを介して
ホストコンピュータ側から制御できないという問題があ
った。
Ｔｄｌ 問題点を解決するための手段
ホストコンピュータからインタフェースを介してバブル
メモリ制御装置に入力される、データ書込みや特殊命令
の入力を禁止する信号（以後禁止信号と称する）、また
はそれを解除する信号（以後解除信号と称する）を識別
するアドレスデコーダと、該アドレスデコーダの出力に
対応して出力電圧を切り換えるフリップフロップ回路を
具えることにより上記問題点の解決を図っている。
メモリ制御装置に入力される、データ書込みや特殊命令
の入力を禁止する信号（以後禁止信号と称する）、また
はそれを解除する信号（以後解除信号と称する）を識別
するアドレスデコーダと、該アドレスデコーダの出力に
対応して出力電圧を切り換えるフリップフロップ回路を
具えることにより上記問題点の解決を図っている。
（ｅｌ −作用
インクフェースにデータ書込みや特殊命令の入力を禁止
する手段を外部から直接制御できる信号線が含まれてい
なくても、禁止信号と解除信号を識別するアドレスデコ
ーダと、そのアドレスデコーダの出力に対応して出力電
圧を切り換えるフリップフロップ回路を具えた」１記手
段により、ホストコンピュータ側からアドレス線を介し
てこれ等の信号をバブルメモリ制御装置に入力し制御す
ることができる。
する手段を外部から直接制御できる信号線が含まれてい
なくても、禁止信号と解除信号を識別するアドレスデコ
ーダと、そのアドレスデコーダの出力に対応して出力電
圧を切り換えるフリップフロップ回路を具えた」１記手
段により、ホストコンピュータ側からアドレス線を介し
てこれ等の信号をバブルメモリ制御装置に入力し制御す
ることができる。
（ｆｌ 実施例
以下添付図により本発明の詳細な説明する。
第１図は本発明になるバブルメモリ制御装置を示すブロ
ック図で、第２図と同じ対象物は同一符号で表している
。
ック図で、第２図と同じ対象物は同一符号で表している
。
図において本発明になるバブルメモリ制御装置は禁止信
号または解除信号を識別するアドレスデコーダ１１と、
そのアドレスデコーダ１１の出力に対応して出力電圧を
切り換えるフリップフロップ回路１２を具えており、装
置の電源投入時のフリップフロップ回路１２の出力電圧
はＬレベル、即ちデータ書込みや特殊命令の入力を禁止
する側に設定されている。
号または解除信号を識別するアドレスデコーダ１１と、
そのアドレスデコーダ１１の出力に対応して出力電圧を
切り換えるフリップフロップ回路１２を具えており、装
置の電源投入時のフリップフロップ回路１２の出力電圧
はＬレベル、即ちデータ書込みや特殊命令の入力を禁止
する側に設定されている。
ホストコンピュータ７から予め定めた解除信号を入力す
るとインタフェース６のアドレス線５を介してバブルメ
モリ制御装置に入力され、アドレスデコーダ１１がその
信号を識別すると、アドレスデコーダ１１の出力に対応
してフリップフロ、プ回路１２の出力電圧が、Ｌレベル
からＨレベル、即ちデータ書込みや特殊命令の入力を禁
止する側から解除する側に切り換わる。
るとインタフェース６のアドレス線５を介してバブルメ
モリ制御装置に入力され、アドレスデコーダ１１がその
信号を識別すると、アドレスデコーダ１１の出力に対応
してフリップフロ、プ回路１２の出力電圧が、Ｌレベル
からＨレベル、即ちデータ書込みや特殊命令の入力を禁
止する側から解除する側に切り換わる。
次いでホストコンピュータ７から予め定めた禁止信号を
入力するとアドレスデコーダ１１がその信号を識別し、
アドレスデコーダ１１の出力に対応してフリップフロッ
プ回路１２の出力電圧が、ＨレベルからＬレベル、即ち
データ書込みや特殊命令の入力を禁止する側に切り換わ
る。
入力するとアドレスデコーダ１１がその信号を識別し、
アドレスデコーダ１１の出力に対応してフリップフロッ
プ回路１２の出力電圧が、ＨレベルからＬレベル、即ち
データ書込みや特殊命令の入力を禁止する側に切り換わ
る。
本発明になるバブルメモリ制御装置によれば命令コード
に禁止信号と解除信号の２個を追加するだけで、インタ
フェースに手を加えることな（ホストコンピュータ側か
らアドレス線を介してデー夕書込みや特殊命令の入力を
禁止する手段を制御することができる。
に禁止信号と解除信号の２個を追加するだけで、インタ
フェースに手を加えることな（ホストコンピュータ側か
らアドレス線を介してデー夕書込みや特殊命令の入力を
禁止する手段を制御することができる。
Ｉｇｌ 発明の効果
以上述べたように本発明によれば標準的なインタフェー
スを介して接続されたバブルメモリ制御装置における、
データ書込みや特殊命令の入力を禁止する手段をホスト
コンピュータ側から制御することができる。
スを介して接続されたバブルメモリ制御装置における、
データ書込みや特殊命令の入力を禁止する手段をホスト
コンピュータ側から制御することができる。
第１図は本発明になるバブルメモリ制御装置を示すブロ
ック図、 第２図は従来のバブルメモリ制御装置を示すプロ７り図
である。 図において １はバブルメモリ、 ２はバブルメモリ制御装置、 ３はデータバス、 ４は制御線、 ５はアドレス線、 ６はインタフェース、７はコンピュ
ータ、８は制御信号線、 ９は切換スイッチ、１１はアドレスデコーダ、１２はフ
リップフロップ回路をそれぞれ示す。
ック図、 第２図は従来のバブルメモリ制御装置を示すプロ７り図
である。 図において １はバブルメモリ、 ２はバブルメモリ制御装置、 ３はデータバス、 ４は制御線、 ５はアドレス線、 ６はインタフェース、７はコンピュ
ータ、８は制御信号線、 ９は切換スイッチ、１１はアドレスデコーダ、１２はフ
リップフロップ回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 標準的なデータ通信用インタフェースでホストコンピュ
ータと結合されているバブルメモリ装置において、 インタフェースを介してホストコンピュータから入力さ
れる、データ書込みゃ特殊命令の入力を禁止する信号、
またはそれを解除する信号を識別するアドレスデコーダ
と、該アドレスデコーダの出力に対応して出力電圧を切
り換えるフリンプフロソプ回路を具えたことを特徴とす
るバブルメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111231A JPS60254479A (ja) | 1984-05-31 | 1984-05-31 | バブルメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111231A JPS60254479A (ja) | 1984-05-31 | 1984-05-31 | バブルメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254479A true JPS60254479A (ja) | 1985-12-16 |
Family
ID=14555881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111231A Pending JPS60254479A (ja) | 1984-05-31 | 1984-05-31 | バブルメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254479A (ja) |
-
1984
- 1984-05-31 JP JP59111231A patent/JPS60254479A/ja active Pending
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