JPH01137708A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増幅回路に関し、特にラテラル構造のトランジ
スタを備えた比較的高い電源電圧で使用される増幅回路
に関する。

〔従来の技術〕

従来のこの種の増鳴回路としては、例えば第３図に示し
たような回路が知られている。

この増幅回路は、ベースを正相入力端子Ｔｌと接続する
２チラル構造でＰＮＰ型の第１のトランジスタＱｌと、
ベースを逆相入力端子Ｔ２と接続しエミッタを第１のト
ランジスタＱｌのエミッタと共通接続しコレクタを接地
電位端と接続するラテラル構造でＰＮＰ型の第２のトラ
ンジスタＱ２と、ベースをバイアス回路２の出力端と接
続しエミッタを電源電圧ＶＣＣ端子と接続しコレクタを
第１及び第２のトランジスタＱＣ１，Ｑｚのエミッタと
接続して定電流源として動作する２チラル構造でＰＮＰ
型の第３のトランジスタＱ３と、ＮＰＮ型のトランジス
タＱ４．Ｑｓｙｋ備え、入力端としてのトランジスタＱ
４のコレクタを第１のトランジスタＱｌのコレクタと接
続しトランジスタＱ４．Ｑ５のエミッタを共に接地し出
力端としてのトランジスタＱ５のコレクタから入力端を
流れる電流に対応した電流を出力するカレントミラー回
路１と、ベースをバイアス回路２の出力端と接続しエミ
ッタを電源電圧■ｃｏ端子と接続しコレクタをトランジ
スタＱ５のコレクタ、即ちカレントミラー回路１の出力
端と接続してこのコレクタを信号出力端とし定電流源と
して動作するラテラル構造でＰＮＰ型の第４のトランジ
スタＱ６と、ベースを信号出力端（トランジスタＱ５．
Ｑ６のコレクタ）と接続しエミッタを信号出力端子Ｔ３
と接続すると共に電流源４を介して接地しコレクタを電
源電圧ＶＣＣ端子と接続するエミッタ７オロアのＮＰＮ
型のトランジスタＱ８とを備えた構成となっている。

これらトランジスタＱ１〜Ｑ６．Ｑ８は、同一半導体基
板上に形成され、特にトランジスタＱｓ、Ｑｅは互いに
整合が取られて形成され等しい値の電流工、が流れるよ
うになっている。

また、トランジスタＱ４．Ｑ５も互いに整合が取られて
形成されているが、トランジスタＱｓのエミッタ面積は
トランジスタＱ４のエミッタ面積の２倍となっておシ、
カレントミラー回路１の入力電流対出力電流は１対２と
なっている。

次に、この増幅回路の動作について説明する。

正相入力端子Ｔｌ及び逆相入力端子Ｔｚに信号が印加さ
れると、これら正相及び逆相入力端子］１１．１ｉｔ２
の差電圧に応じて定電流源として動作しているトランジ
スタＱ３の電流工！がトランジスタＱｒ、Ｑｚに分配さ
れる。

このトランジスタＱ１に流れた電流がカレントミラ回路
ｌを介して負荷として動作するトランジスタＱ６のコレ
クタへ印加されて増幅された信号電圧を発生し、この信
号電圧をエミッタ７オロアとして動作するトランジスタ
Ｑ８のエミッタよシ取出すようになっている。

ここで、正相入力端子Ｔｌと逆相入力端子Ｔ２とに等し
い電圧が印加された場合には、トランジスタＱ１にはト
ランジスタＱ３からの電流Ｉｌの半分の電流が流れ、こ
の電流がカレントミラー回路１の出力端で２倍の電流と
なってトランジスタＱ６のコレクタへ流れる。

しかも上述したように、トランジスタＱｓ　、Ｑａを流
れる電流は等しいため、結局トランジスタＱ６とカレン
トミラー回路１のトランジスタＱ５の電流とが等しく増
幅回路はバランスする。実際には、多少アンバランスが
生じるため正相入力端子ｌ１１１と逆相入力端子Ｔ２と
の間に入力オフセット電圧が発生するが十分小さな値と
なっている。

また、トランジスタＱ１〜Ｑ３．Ｑ６は、第４図に示す
ように、２チラル構造をしておシ、高い電源電圧で使用
するものに対してはエピタキシャル層１３の厚さを厚く
する必要がある。

〔発明が解決しようとする問題点〕

上述した従来の増幅回路は、トランジスタＱｌ〜Ｑｓ、
Ｑａがラテラル構造であシ、高い電源電圧で使用するも
のに対してはこれらトランジスタＱ、〜Ｑｓ、Ｑａのエ
ピタキシャル層１３の厚さを厚くする構造となっている
ので、エピタキシャル層１３を厚くすると入力オフセッ
ト電圧が大きくなるという欠点があった。

これは、エピタキシャル層１３の厚さを厚くすることに
よシサプストレート１１へのリーク電流が大きくなりて
しまうためである。

以下このことについて第３図、第４図を参照して説明す
る。

エミッタＥから、ベースとして動作するエピタキシャル
層１３に注入されるホールは、一部がエピタキシャル層
１３や埋込層１２で再結合してぺ−スミ流となシ、残シ
はコレクタＣへ流れ、さらに一部は分離領域１４とサブ
ストレート１１を介して接地端へもれて流れる。

通常の比較的低い電源電圧で使用するものであれば、エ
ピタキシャル層１３の厚さは２〜１０μｍ程度であるの
で、分離領域１４やサブストレート１１を介して接地端
へ流れるホールの数は十分少さい。

しかし高い電源電圧で使用するものに対しては、エピタ
キシャル層１３の厚さが２０〜３０μｆ′１１あるいは
これ以上となシ、分離領域１４とサブストレート１１を
介して接地端へ流れるホールの数が大きくなってしまう
という問題があった。

ここでトランジスタＱａ、Ｑａのコレクタを流れる電流
をＩｌとし、トランジスタＱｌ、Ｑ２のフレフタ電流、
ベース電流、接地端へのもれ電流管それぞれＩＣ１ｐ”
（２＊１ｂｌ＋Ｉｂ２＋ＩＳ１＋”Ｓ２とするとＩＩ　
＝＝　Ｉｃ１＋Ｉ（２＋Ｉｂｔ＋１１）ｚ＋Ｉ、１＋１
ｓ□中Ｉｃ１＋Ｉ（２＋Ｉ５ｚ＋Ｉｓｚ という関係が成立する。

正相入力端子Ｔ１及び逆相入力端子Ｔ２への印加電圧を
等しくすれば、 Ｉｃ１：　”Ｃ２ｔ　Ｉｂｔ　＝　Ｉｂｚ　＋　Ｉｓｔ
　＝　ＩＳ２となシ、よって ｔ／　２　Ｌ　＋　ＩＣＩ　＋　ＩＳＩとなる。このと
き、カレントミラー回路１へ流れ込む源流はＩｃ１であ
るので、カレントミラー回路１から流れ出る電流は、 ２ＸＩ。１”Ｉｔ　　２ＩＳ１ となる。しかるに、トランジスタＱ６の電流は１１であ
るので、このときの増幅回路はバランスがくずれておシ
、正相入力端子Ｔｌ及び逆相入力端子Ｔ２との間にオフ
セット電圧■。３を与えて始めて回路はバランスするこ
とになる。

いまことで、ラテラル構造のＰＮＰ型のトランジスタに
おける接地端へのもれ電流とコレクタ電流との比をＡと
すると、 ＩＳＩ　＝ＡＩＣＩ　＋　”５２　：”　Ａ　Ｉ（２ま
た入力オフセット電圧Ｖ。Ｓは、 で与えられる。ここで、Ｋはボルツマン定数、Ｔは絶対
温度、ｑは電子の電荷である。

よってＡの値が十分少さい通常の低い電源電圧用のもの
であれば入力オフセット電圧は充分小さいが、Ａの値が
大きくなる高い電源電圧用のものではオフセット電圧は
大きくなりてしまり。

例えば、Ａ＝Ｑ、ｌとすると、入力オフセット電圧■。

、は５ｍＶにもなってしまう。

本発明の目的は、高い電源電圧で使用できるようにエピ
タキシャル層を厚くしても入力オフセット電圧を抑圧す
ることができる増幅回路を提供することにある。

〔問題点を解決するための手段〕

本発明の増幅回路は、ベースを第１の入力端子と接続す
るラテラル構造のＰＮＰ（又はＮＰＮ）型の第１のトラ
ンジスタと、ベースを第２の入力端子と接続しエミッタ
を前記第１のトランジスタのエミッタと接続しコレクタ
を第１の電源端子と接続するラテラル構造のＰＮＰ（又
はＮＰＮ）型の第２のトランジスタと、ベースを第１の
バイアス回路と接続しエミッタを第２の電源端子と接続
しコレクタを前記第１及び第２のトランジスタのエミッ
タと接続し電流源として動作するラテラル構造のＰＮＰ
（又はＮＰＮ）型の第３のトランジスタと、入力端を前
記第１のトランジスタのコレクタと接続し出力端からこ
の入力端からの電流に対応した電流を出力するカレント
ミラー回路と、ベースを前記第１のバイアス回路と接続
しエミッタを前記第２の電源端子と接続し電流源として
動作するラテラル構造のＰＮＰ（又はＮＰＮ）型の第４
のトランジスタと、ベースを第２のバイアス回路と接続
しエミッタを前記第４のトランジスタのコレクタと接続
しコレクタを前記カレントミラー回路の出力端と接続す
ると共に信号出力端とする２チラル構造のＰＮＰ（又は
ＮＰＮ）型の第５のトランジスタとを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例が第３図に示された従来の増幅回路と相違す
る点は、第４のトランジスタＱ６のコレクタと、カレン
トミラー回路１のトランジスタＱ５のコレクタ及びトラ
ンジスタＱ８のベースとの間に、ベースをバイアス回路
３の出力端と接続しエミッタをトランジスタＱ６のコレ
クタと接続しコレクタをトランジスタＱｓのコレクタ及
びトランジスタＱ８のベースと接続したラテラル構造で
ＰＮＰ型の第５のトランジスタＱ７を設けた点にある。

次に１この実施例の動作について説明する。

正相入力端子Ｔ１及び逆相入力端子Ｔ２に印加される入
力電圧■Ｉ　１　ｔ■ｌ　２が等しいと、トランジスタ
Ｑ１へ流れるコレクタ電流ＩＣ型は、トランジスタＱ３
．Ｑ６のコレクタ電流を工ｌ、接地端へもれる電流とコ
レクタ電流との比をＡとすると、Ｉｃ１＝　Ｉｔ　／　
２　（１＋Ａ） となシ、カレントき２−回路１より取出される電流は、 ２　Ｘ　Ｉｃ１＝　Ｉｔ　／　（１＋Ａ　）となる。

一方、第５のトランジスタＱ７のコレクタ電流１ｃ７は
、 ”Ｃ７：　Ｉｔ　／　（１＋Ａ　） ト表わされるので、カレントミラー回路１の出力電流と
等しくなシ、シたがってこの増幅回路はノ（ランスする
ので、高い電源電圧で使用できるようにエピタキシャル
層を厚くしても入力オフセット電圧を抑えることができ
る。

第２図は本発明の第２の実施例を示す回路図である。

この実施例は、カレントミラー回路を、トランジスタＱ
４．ＱＳのベースとトランジスタＱ４のコレクタとの間
に、ベースをトランジスタＱ４のコレクタと接続しエミ
ッタをトランジスタＱ４．Ｑ５のベースと接続しコレク
タを電源電圧■ｃＣ端子と接続したＮＰＮ型のトランジ
スタＱ９を設けたカレントミラー回路８ａとし、カレン
トミラー回路の入出力電流比をよシ正確にして入力オフ
セット電圧を更に小さくするようにしたものである。

〔発明の効果〕

以上説明したように本発明は、第４のトランジスタとカ
レントミラー回路の出力端との間にラテラル構造の第５
のトランジスタを設けることによシ、高い電源電圧で使
用できるようにエピタキシャル層ｔ−厚くしても入力オ
フセット電圧を抑圧することができる効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の増幅回路の一例を示
す回路図、第４図（ａ）　、　（ｂ）はそれぞれ第３図
に示された増幅回路に使用されるラテラル型のトランジ
スタの構造を示す平面図及び断面図である。 １．１ａ・・・カレントミラー回路、２，３・・・バイ
アス回路、４・・・電流源、１０・・・半導体チップ、
１１・・・サブストレート、１２・・・埋込層、１３・
・・エピタキシャル層、１４・・・分離領域、Ｂ・・・
ベース、Ｃ・・・コレクタ、Ｅ・・・エミッタ％　　Ｑ
ｌ〜Ｑ９・・・トランジスタ。 代理人　弁理士　　内　原　　　晋 第　１　図 第４フ

Claims (1)

【特許請求の範囲】
1. ベースを第１の入力端子と接続するラテラル構造のＰＮ
   Ｐ（又はＮＰＮ）型の第１のトランジスタと、ベースを
   第２の入力端子と接続しエミッタを前記第１のトランジ
   スタのエミッタと接続しコレクタを第１の電源端子と接
   続するラテラル構造のＰＮＰ（又はＮＰＮ）型の第２の
   トランジスタと、ベースを第１のバイアス回路と接続し
   エミッタを第２の電源端子と接続しコレクタを前記第１
   及び第２のトランジスタのエミッタと接続し電流源とし
   て動作するラテラル構造のＰＮＰ（又はＮＰＮ）型の第
   ３のトランジスタと、入力端を前記第１のトランジスタ
   のコレクタと接続し出力端からこの入力端からの電流に
   対応した電流を出力するカレントミラー回路と、ベース
   を前記第１のバイヤス回路と接続しエミッタを前記第２
   の電源端子と接続し電流源として動作するラテラル構造
   のＰＮＰ（又はＮＰＮ）型の第４のトランジスタと、ベ
   ースを第２のバイアス回路と接続しエミッタを前記第４
   のトランジスタのコレクタと接続しコレクタを前記カレ
   ントミラー回路の出力端と接続すると共に信号出力端と
   するラテラル構造のＰＮＰ（又はＮＰＮ）型の第５のト
   ランジスタとを有することを特徴とする増幅回路。