JPH0732332B2 - 電流変換回路 - Google Patents
電流変換回路Info
- Publication number
- JPH0732332B2 JPH0732332B2 JP60289152A JP28915285A JPH0732332B2 JP H0732332 B2 JPH0732332 B2 JP H0732332B2 JP 60289152 A JP60289152 A JP 60289152A JP 28915285 A JP28915285 A JP 28915285A JP H0732332 B2 JPH0732332 B2 JP H0732332B2
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- JP
- Japan
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- transistor
- junction
- base
- circuit
- current
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は電流変換回路に関し，特に半導体集積回路化
（IC化）が容易で，高利得増幅回路等に用いて適するも
のである。
（IC化）が容易で，高利得増幅回路等に用いて適するも
のである。
従来の電流変換形の増幅回路の一例を第２図に示す。
第２図にあって，トランジスタQ1,Q2はそれぞれベース
に基準バイアス電圧源VB1からの電圧が供給され，エミ
ッタが差動アンプを構成するトランジスタQ3,Q4のベー
スに接続されている。各トランジスタQ1,Q2のコレクタ
は電圧源VCCに接続され，トランジスタQ3,Q4のベースに
は入力端子P1,P2が接続されており,Q3,Q4のエミッタは
共通に接続し，定電流源IS1を介して基準電位点（アー
ス）に接続されている。そしてトランジスタQ3,Q4のコ
レクタは出力端子P3,P4につながっている。
に基準バイアス電圧源VB1からの電圧が供給され，エミ
ッタが差動アンプを構成するトランジスタQ3,Q4のベー
スに接続されている。各トランジスタQ1,Q2のコレクタ
は電圧源VCCに接続され，トランジスタQ3,Q4のベースに
は入力端子P1,P2が接続されており,Q3,Q4のエミッタは
共通に接続し，定電流源IS1を介して基準電位点（アー
ス）に接続されている。そしてトランジスタQ3,Q4のコ
レクタは出力端子P3,P4につながっている。
この第２図の回路における入・出力の関係を求めてみる
に，図より次の式が成立する。
に，図より次の式が成立する。
VB1−VF1−VF4＝VB1−VF2−VF3 ……（１） よって VF1＋VF4＝VF2＋VF3 ……（２） （ただしVF1〜VF4はトランジスタQ1〜Q4のベース・エミ
ッタ間電圧である。） トランジスタのベース・エミッタ間のPN接合、あるいは
トランジスタのベース・コレクタを結合したダイオード
構成のトランジスタのベース・エミッタ間のPN接合は、
次式で与えられることが周知である。
ッタ間電圧である。） トランジスタのベース・エミッタ間のPN接合、あるいは
トランジスタのベース・コレクタを結合したダイオード
構成のトランジスタのベース・エミッタ間のPN接合は、
次式で与えられることが周知である。
ただしＫはボルツマン定数,Tは絶対温度,qは電子の電
荷,Inはトランジスタのエミッタ電流（実質的にコレク
タ電流）,Isはトランジスタの飽和電流である。
荷,Inはトランジスタのエミッタ電流（実質的にコレク
タ電流）,Isはトランジスタの飽和電流である。
第２図の回路を半導体基板上に構成するものとすればト
ランジスタQ1〜Q4は実質的に同一特性にすることができ
るから，各トランジスタのIsを等しいとおき，各トラン
ジスタのエミッタ電流あるいはコレクタ電流をI1〜I4,
入・出力端子P1〜P4を流れる電流をIp1〜IP4とすると， I1＝IP1,I2＝IP2,I3＝IP3,I4＝IP4であり，（３）式を
（２）式に代入すると， IP1・IP4＝IP2・IP3 ……（４） が成立する。また電流源Is1の電流値は， Is1＝IP3＋IP4 ……（５） であり，（４），（５）式より となる。
ランジスタQ1〜Q4は実質的に同一特性にすることができ
るから，各トランジスタのIsを等しいとおき，各トラン
ジスタのエミッタ電流あるいはコレクタ電流をI1〜I4,
入・出力端子P1〜P4を流れる電流をIp1〜IP4とすると， I1＝IP1,I2＝IP2,I3＝IP3,I4＝IP4であり，（３）式を
（２）式に代入すると， IP1・IP4＝IP2・IP3 ……（４） が成立する。また電流源Is1の電流値は， Is1＝IP3＋IP4 ……（５） であり，（４），（５）式より となる。
こうして出力端子には入力信号に応答した出力信号が得
られる。
られる。
前述の（６）式から分ることは,IP1またはIP2を入力信
号とするとIP4は線形の出力関数にならず，電流変換形
のメリットはあるものの非線形変換のために線形な変換
ができず，かつその応用性が狭いものであった。
号とするとIP4は線形の出力関数にならず，電流変換形
のメリットはあるものの非線形変換のために線形な変換
ができず，かつその応用性が狭いものであった。
本発明は線形変換が可能であって，高利得の回路を達成
でき，スイッチング回路，矩形波変換回路，判別回路等
に応用できる電流変換回路を提供することを目的とす
る。
でき，スイッチング回路，矩形波変換回路，判別回路等
に応用できる電流変換回路を提供することを目的とす
る。
［発明の概要］ 本発明は、エミッタ同志を直接結合し、その結合点を基
準電流源に接続した第1,第２のトランジスタを含んでな
る差動アンプと、 バイアス源と前記第１のトランジスタのベース間に接続
された第１の接合回路であって、該接合回路は、トラン
ジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞１）
有し、各PN接合のベースを入力端としエミッタを出力端
として直列に結合して成り、初段のPN接合の入力端を前
記バイアス源に接続し、終段のPN接合の出力端を前記第
１のトランジスタのベースに接続した第１の接合回路
と、 前記バイアス源と前記第２のトランジスタのベース間に
接続された第２の接合回路であって、該接合回路は、ト
ランジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞
１）有し、各PN接合のベースを入力端としエミッタを出
力端として直列に結合して成り、初段のPN接合の入力端
を前記バイアス源に接続し、終段のPN接合の出力端を前
記第２のトランジスタのベースに接続した第２の接合回
路と、 前記第1,第２の接合回路の任意のPN接合の出力端に接続
した入力電流供給手段と、 前記第１のトランジスタのコレクタに入力端が接続さ
れ、出力端が第１のトランジスタのベースに接続された
第１のカレントミラー回路と、 前記第２のトランジスタのコレクタに入力端が接続さ
れ、出力端が第２のトランジスタのベースに接続された
第２のカレントミラー回路と、 前記第1,第２のカレントミラー回路の出力電流経路の少
くとも一方に接続された出力端子とを具備して成る電流
変換回路である。
準電流源に接続した第1,第２のトランジスタを含んでな
る差動アンプと、 バイアス源と前記第１のトランジスタのベース間に接続
された第１の接合回路であって、該接合回路は、トラン
ジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞１）
有し、各PN接合のベースを入力端としエミッタを出力端
として直列に結合して成り、初段のPN接合の入力端を前
記バイアス源に接続し、終段のPN接合の出力端を前記第
１のトランジスタのベースに接続した第１の接合回路
と、 前記バイアス源と前記第２のトランジスタのベース間に
接続された第２の接合回路であって、該接合回路は、ト
ランジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞
１）有し、各PN接合のベースを入力端としエミッタを出
力端として直列に結合して成り、初段のPN接合の入力端
を前記バイアス源に接続し、終段のPN接合の出力端を前
記第２のトランジスタのベースに接続した第２の接合回
路と、 前記第1,第２の接合回路の任意のPN接合の出力端に接続
した入力電流供給手段と、 前記第１のトランジスタのコレクタに入力端が接続さ
れ、出力端が第１のトランジスタのベースに接続された
第１のカレントミラー回路と、 前記第２のトランジスタのコレクタに入力端が接続さ
れ、出力端が第２のトランジスタのベースに接続された
第２のカレントミラー回路と、 前記第1,第２のカレントミラー回路の出力電流経路の少
くとも一方に接続された出力端子とを具備して成る電流
変換回路である。
本発明の回路について図面を参照して説明する。尚，説
明に先立ち，文中で用いる各信号を次の通り定義する。
明に先立ち，文中で用いる各信号を次の通り定義する。
ｎを一連の番号を示す添字として Qn:トランジスタ， Pn:端子， Vcc:電源及び電圧値， VBn:バイアス電源及びバイアス電圧値， In:Qnのエミッタ電流又はコレクタ電流（電流増幅率が
充分大きく実質的に両者は等しくおける）， IPn:Pnを経由して流れる電流と電流値， ISn:Inを特に電流源として用いたときの定電流源及び定
電流源値， 第１図は本発明の一実施例を示すもので，（Ａ）は具体
回路図，（Ｂ）は特性図である。
充分大きく実質的に両者は等しくおける）， IPn:Pnを経由して流れる電流と電流値， ISn:Inを特に電流源として用いたときの定電流源及び定
電流源値， 第１図は本発明の一実施例を示すもので，（Ａ）は具体
回路図，（Ｂ）は特性図である。
第１図（Ａ）においてFa,Fbは接合回路であり，それぞ
れトランジスタQa1,Qb1のベースをバイアス電源VB1に接
続し，これらQa1,Qb1のコレクタは基準電位点（アー
ス）に接続し，エミッタはそれぞれトランジスタQa2,Qb
2のベースに接続している。これらQa2,Qb2のエミッタは
それぞれ差動アンプを構成するトランジスタQY,QXのベ
ースに接続し,QX,QYの共通エミッタは電流源IS0を介し
てアースしている。したがって、接合回路Fa,Fbは、バ
イアス源と差動アンプとの間に、トランジスタのベース
・エミッタ間のPN接合をｍ段（ｍ＞１）有したことにな
る。
れトランジスタQa1,Qb1のベースをバイアス電源VB1に接
続し，これらQa1,Qb1のコレクタは基準電位点（アー
ス）に接続し，エミッタはそれぞれトランジスタQa2,Qb
2のベースに接続している。これらQa2,Qb2のエミッタは
それぞれ差動アンプを構成するトランジスタQY,QXのベ
ースに接続し,QX,QYの共通エミッタは電流源IS0を介し
てアースしている。したがって、接合回路Fa,Fbは、バ
イアス源と差動アンプとの間に、トランジスタのベース
・エミッタ間のPN接合をｍ段（ｍ＞１）有したことにな
る。
またトランジスタQYのコレクタはカレントミラーM1の入
力（トランジスタQ10のコレクタ・ベース）に接続し，
カレントミラーM1の出力（トランジスタQ11のコレク
タ）をQa2のエミッタ，およびQYのベースに接続してい
る。同様にトランジスタQXのコレクタはカレントミラー
M2の入力（トランジスタQ12のコレクタ・ベース）に接
続し，カレントミラーM2の出力（トランジスタQ13のコ
レクタ）をQb2のエミッタおよびQXのベースに接続して
いる。さらにトランジスタQa1のエミッタは電流供給端
子Pa1に接続し,Qb1のエミッタは電流源ISb1を介して電
圧源Vccに接続し,Qa2,Qb2のコレクタをそれぞれ出力端P
Y,PXに接続している。尚，カレントミラーの各トランジ
スタQ10〜Q13のエミッタは電圧源Vccに接続している。
力（トランジスタQ10のコレクタ・ベース）に接続し，
カレントミラーM1の出力（トランジスタQ11のコレク
タ）をQa2のエミッタ，およびQYのベースに接続してい
る。同様にトランジスタQXのコレクタはカレントミラー
M2の入力（トランジスタQ12のコレクタ・ベース）に接
続し，カレントミラーM2の出力（トランジスタQ13のコ
レクタ）をQb2のエミッタおよびQXのベースに接続して
いる。さらにトランジスタQa1のエミッタは電流供給端
子Pa1に接続し,Qb1のエミッタは電流源ISb1を介して電
圧源Vccに接続し,Qa2,Qb2のコレクタをそれぞれ出力端P
Y,PXに接続している。尚，カレントミラーの各トランジ
スタQ10〜Q13のエミッタは電圧源Vccに接続している。
次に第１図（Ａ）の回路の動作について（Ｂ）図を参照
して説明する。（Ａ）図より IPa1＝ISb1 ……（７） のとき が成立し， Ia1・Ia2・IY＝IX・Ib2・Ib1 ……（９） となる。（Ｂ）図は横軸にIPa1,縦軸にIPXおよびIPYを
示しており,IPa1＝ISb1のときIPXとIPYの値は等しくな
る。
して説明する。（Ａ）図より IPa1＝ISb1 ……（７） のとき が成立し， Ia1・Ia2・IY＝IX・Ib2・Ib1 ……（９） となる。（Ｂ）図は横軸にIPa1,縦軸にIPXおよびIPYを
示しており,IPa1＝ISb1のときIPXとIPYの値は等しくな
る。
次にIPa1＝ISb1の状態からIPa1の方が少し増加するとIa
1が増加し,Qa1のエミッタ電位が下り,Qa2のベース電位
が下る。するとIa2が増加してIPYが増加する。Ia2が増
加するとIYも増加し，さらにカレントミラーの電流I10,
I11が増加してIPYの増加を促進する。これとは逆にIX,I
PXは減少する。このような動作が行われる結果，差動ア
ンプのトランジスタQX,QYは一瞬にしていずれか一方が
導通，他方がカットオフ状態になり,IPa2＝ISb1を境に
してIPX,IPYの状態が切り替わることになる。
1が増加し,Qa1のエミッタ電位が下り,Qa2のベース電位
が下る。するとIa2が増加してIPYが増加する。Ia2が増
加するとIYも増加し，さらにカレントミラーの電流I10,
I11が増加してIPYの増加を促進する。これとは逆にIX,I
PXは減少する。このような動作が行われる結果，差動ア
ンプのトランジスタQX,QYは一瞬にしていずれか一方が
導通，他方がカットオフ状態になり,IPa2＝ISb1を境に
してIPX,IPYの状態が切り替わることになる。
この切り替わりは瞬時にして行われるが，実際には
（Ｂ）図のように急激な傾斜をともなった特性となる。
したがって切り替わる付近（IPa1＝ISb1近辺）は高利得
の回路となり，微少信号の増幅や正弦波の矩形波への変
換，あるいは信号判別回路等に用いてきわめて有利とな
る。
（Ｂ）図のように急激な傾斜をともなった特性となる。
したがって切り替わる付近（IPa1＝ISb1近辺）は高利得
の回路となり，微少信号の増幅や正弦波の矩形波への変
換，あるいは信号判別回路等に用いてきわめて有利とな
る。
尚，本発明は以上の実施例に限らず，特許請求の範囲を
逸脱しない範囲で種々変形例等が考えられる。例えば接
合回路Fa,Fbはそれぞれ２つのトランジスタ（Qa1,Q
a2），（Qb1,Qb2）によらずそれ以上の多段直列のベー
ス・エミッタ接合で構成しても良く，また、トランジス
タ（Qa1…、Qb1…）に代えてダイオードで構成すること
もできる。一般的にトランジスタのベース・コレクタを
結合し、そのベース・エミッタ間のPN接合をダイオード
として用いることは周知であるから、ベース・コレクタ
を結合したトランジスタを用いても良い。
逸脱しない範囲で種々変形例等が考えられる。例えば接
合回路Fa,Fbはそれぞれ２つのトランジスタ（Qa1,Q
a2），（Qb1,Qb2）によらずそれ以上の多段直列のベー
ス・エミッタ接合で構成しても良く，また、トランジス
タ（Qa1…、Qb1…）に代えてダイオードで構成すること
もできる。一般的にトランジスタのベース・コレクタを
結合し、そのベース・エミッタ間のPN接合をダイオード
として用いることは周知であるから、ベース・コレクタ
を結合したトランジスタを用いても良い。
以上述べたように本発明の回路は，線形特性が得られ，
かつ高利得でスイッチング回路が作れ，微少信号の増幅
や波形整形等，その応用は広い。
かつ高利得でスイッチング回路が作れ，微少信号の増幅
や波形整形等，その応用は広い。
しかも半導体集積化に好適で，温度，素子変動に安定
で，電流モードのため低電圧化に有利である。また微少
電流動作が可能で消費電力を少なくできる等の効果があ
る。
で，電流モードのため低電圧化に有利である。また微少
電流動作が可能で消費電力を少なくできる等の効果があ
る。
第１図は本発明の電流変換回路の一実施例を示す回路図
および特性図，第２図は従来の電流変換回路を示す回路
図である。 Fa,Fb……接合回路， QY,QX……差動アンプトランジスタ， M1,M2……カレントミラー， Pa1……入力電流供給端子， PX,PY……出力端子。
および特性図，第２図は従来の電流変換回路を示す回路
図である。 Fa,Fb……接合回路， QY,QX……差動アンプトランジスタ， M1,M2……カレントミラー， Pa1……入力電流供給端子， PX,PY……出力端子。
Claims (1)
- 【請求項１】エミッタ同志を直接結合し、その結合点を
基準電流源に接続した第1,第２のトランジスタを含んで
なる差動アンプと、 バイアス源と前記第１のトランジスタのベース間に接続
された第１の接合回路であって、該接合回路は、トラン
ジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞１）
有し、各PN接合のベースを入力端としエミッタを出力端
として直列に結合して成り、初段のPN接合の入力端を前
記バイアス源に接続し、終段のPN接合の出力端を前記第
１のトランジスタのベースに接続した第１の接合回路
と、 前記バイアス源と前記第２のトランジスタのベース間に
接続された第２の接合回路であって、該接合回路は、ト
ランジスタのベース・エミッタ間のPN接合をｍ段（ｍ＞
１）有し、各PN接合のベースを入力端としエミッタを出
力端として直列に結合して成り、初段のPN接合の入力端
を前記バイアス源に接続し、終段のPN接合の出力端を前
記第２のトランジスタのベースに接続した第２の接合回
路と、 前記第1,第２の接合回路の任意のPN接合の出力端に接続
した入力電流供給手段と、 前記第１のトランジスタのコレクタに入力端が接続さ
れ、出力端が第１のトランジスタのベースに接続された
第１のカレントミラー回路と、 前記第２のトランジスタのコレクタに入力端が接続さ
れ、出力端が第２のトランジスタのベースに接続された
第２のカレントミラー回路と、 前記第1,第２のカレントミラー回路の出力電流経路の少
くとも一方に接続された出力端子とを具備して成る電流
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289152A JPH0732332B2 (ja) | 1985-12-24 | 1985-12-24 | 電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289152A JPH0732332B2 (ja) | 1985-12-24 | 1985-12-24 | 電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62149204A JPS62149204A (ja) | 1987-07-03 |
| JPH0732332B2 true JPH0732332B2 (ja) | 1995-04-10 |
Family
ID=17739434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60289152A Expired - Lifetime JPH0732332B2 (ja) | 1985-12-24 | 1985-12-24 | 電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732332B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101914A (ja) * | 1982-12-02 | 1984-06-12 | Pioneer Electronic Corp | 差動増幅回路 |
-
1985
- 1985-12-24 JP JP60289152A patent/JPH0732332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62149204A (ja) | 1987-07-03 |
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