JPH01138683A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01138683A JPH01138683A JP62296864A JP29686487A JPH01138683A JP H01138683 A JPH01138683 A JP H01138683A JP 62296864 A JP62296864 A JP 62296864A JP 29686487 A JP29686487 A JP 29686487A JP H01138683 A JPH01138683 A JP H01138683A
- Authority
- JP
- Japan
- Prior art keywords
- noise
- input buffer
- signal
- threshold potential
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にダイナミックメ
モリのようにセンス時にグランドレベルのノイズが大き
くなる入力バッファを有する半導体記憶装置に関するも
のである。
モリのようにセンス時にグランドレベルのノイズが大き
くなる入力バッファを有する半導体記憶装置に関するも
のである。
第５図は従来からの入力バッファを示す図であり、図に
おいて１はｎ型トランジスタ、２はｎ型トランジスタ、
１３は外部入力信号、１４は内部の回路へと伝達される
信号である。
おいて１はｎ型トランジスタ、２はｎ型トランジスタ、
１３は外部入力信号、１４は内部の回路へと伝達される
信号である。
次に動作について説明する。
外部信号１３がＬＯＷのとき信号１４はＨｉ ｇ−−ｈ
となり、外部信号１３がＨｉｇｈのとき信号１４はＬｏ
ｗになる。このときダイナミックメモリ等に用いられる
入力バッファは、ＴＴＬ入力信号に対処可能なように、
しきい値電位はＴＴＬレベルではＨｉｇｈが２．４■以
上、Ｌｏｗが０． ８Ｖ以下と規定されていることより
、１．６■に設定されている。従って入力信号１３が２
．４■以上で信号１４はＬｏｗレベルに、逆に入力信号
１３が０．８Ｖ以下で信号１４がＨｉｇｈレベルになる
ように構成されている。
となり、外部信号１３がＨｉｇｈのとき信号１４はＬｏ
ｗになる。このときダイナミックメモリ等に用いられる
入力バッファは、ＴＴＬ入力信号に対処可能なように、
しきい値電位はＴＴＬレベルではＨｉｇｈが２．４■以
上、Ｌｏｗが０． ８Ｖ以下と規定されていることより
、１．６■に設定されている。従って入力信号１３が２
．４■以上で信号１４はＬｏｗレベルに、逆に入力信号
１３が０．８Ｖ以下で信号１４がＨｉｇｈレベルになる
ように構成されている。
従来の半導体記憶装置における大カバソハアは以上のよ
うに構成されているので、入力バソハアのグランドレベ
ルが第６図のようにノイズによって浮き上がった場合に
、しきい値電位が高くなりＨｉｇｈの入力信号の取り込
みが厳しくなるという問題点があった。
うに構成されているので、入力バソハアのグランドレベ
ルが第６図のようにノイズによって浮き上がった場合に
、しきい値電位が高くなりＨｉｇｈの入力信号の取り込
みが厳しくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、グランドレベルがノイズによって浮き上がっ
た場合でも、ノイズがない場合と同様のしきい値電位を
有する入力バッファが得られる半導体記憶装置を提供す
ることを目的とする。
たもので、グランドレベルがノイズによって浮き上がっ
た場合でも、ノイズがない場合と同様のしきい値電位を
有する入力バッファが得られる半導体記憶装置を提供す
ることを目的とする。
この発明に係る半導体記憶装置は、１つの外部入力信号
に対して、２種類のしきい値電位を有する２つの入力バ
ッファを備え、グランドレベルのノイズの大きさによっ
てその入力バッファのいずれか一方が選択されるように
したものである。
に対して、２種類のしきい値電位を有する２つの入力バ
ッファを備え、グランドレベルのノイズの大きさによっ
てその入力バッファのいずれか一方が選択されるように
したものである。
この発明における半導体記憶装置は、２種類のしきい値
電位を有する２つの入力バッファを備え、グランドレベ
ルのノイズの大きさによって入力バッファのいずれか一
方が選択されるように構成したので、外部入力信号に対
する入カバフハアのしきい値電位がグランドレベルのノ
イズに影響を受けない。
電位を有する２つの入力バッファを備え、グランドレベ
ルのノイズの大きさによって入力バッファのいずれか一
方が選択されるように構成したので、外部入力信号に対
する入カバフハアのしきい値電位がグランドレベルのノ
イズに影響を受けない。
以下、この発明の一実施例に図について説明する。
第１図において、１． ３． ６． ７． ９はｎ型ト
ランジスタ、２，４，５，８．１０はｎ型トランジスタ
、１１．１２は入力バッファ、１３は外部入力信号、１
４は内部回路に伝達する信号、１５はセンス終了後に発
生する信号である。
ランジスタ、２，４，５，８．１０はｎ型トランジスタ
、１１．１２は入力バッファ、１３は外部入力信号、１
４は内部回路に伝達する信号、１５はセンス終了後に発
生する信号である。
入力バッファ１工は第２図に示すようにしきい値電位が
高く、入力バッファ１２は第３図に示すようにしきい値
電位が低く設定しである。
高く、入力バッファ１２は第３図に示すようにしきい値
電位が低く設定しである。
次に動作について説明する。
ダイナミックメモリではパッケージのビン配置上、アド
レスバッファはグランドパッド側と反対側にレイアウト
される場合が多く、グランド配線のノイズもグランドパ
ッド側に比べて大きくなる。
レスバッファはグランドパッド側と反対側にレイアウト
される場合が多く、グランド配線のノイズもグランドパ
ッド側に比べて大きくなる。
特に大容量のダイナミックメモリにおいては、センス時
のピーク電流も大きくなり、アドレスバッファ側のグラ
ンドレベルの浮き上がりも大きくなる。従って、グラン
ドのノイズが大きいセンス終了後までの期間、信号１５
はＬｏｗレベルのままで、この時、しきい値電位が低く
設定された入力バッファ１２が活性化し、外部信号１３
を取り込む。センス終了後は、グランドレベルのノイズ
も小さくなるので、しきい値電位が高く設定された入力
バッファ１１が活性化し、外部信号１３を取り込む。
のピーク電流も大きくなり、アドレスバッファ側のグラ
ンドレベルの浮き上がりも大きくなる。従って、グラン
ドのノイズが大きいセンス終了後までの期間、信号１５
はＬｏｗレベルのままで、この時、しきい値電位が低く
設定された入力バッファ１２が活性化し、外部信号１３
を取り込む。センス終了後は、グランドレベルのノイズ
も小さくなるので、しきい値電位が高く設定された入力
バッファ１１が活性化し、外部信号１３を取り込む。
このような本実施例においては、以上のように構成され
ているのでグランドレベルがノイズによって浮き上がっ
た場合でも、ノイズがない場合と同様のしきい値電位を
有する入力バッファが得られる。
ているのでグランドレベルがノイズによって浮き上がっ
た場合でも、ノイズがない場合と同様のしきい値電位を
有する入力バッファが得られる。
以上のようにこの発明に係る半導体記憶装置によれば、
外部信号を取り込む入力バッファは、グランドレベルの
ノイズの大きさによって、しきい値電位の異なる２つの
入力バッファのうちのいずれか一方を選択するように構
成したので、外部入力信号に対する入力バッファのしき
い値電位がグランドレベルのノイズに影響を受けないと
いう効果がある。
外部信号を取り込む入力バッファは、グランドレベルの
ノイズの大きさによって、しきい値電位の異なる２つの
入力バッファのうちのいずれか一方を選択するように構
成したので、外部入力信号に対する入力バッファのしき
い値電位がグランドレベルのノイズに影響を受けないと
いう効果がある。
第１図はこの発明の一実施例による半導体記憶装置の入
力バッファの構成図、第２図は第１図における入力バッ
ファ１１のしきい値電位を示す図、第３図は第１図にお
ける入力バッファ１２のしきい値電位を示す図、第４図
は信号１５とｅｘｔＲＡＳとの関係を示す図、第５図は
従来の半導体記憶装置の大力バッファの構成図、第６図
は従来の半導体記憶装置のグランドのノイズレベルを示
す図である。 図において、１． ３． ６． ７． ９はｎ型トラン
ジスタ、２，４，５，８．１０はｎ型トランジスタ、１
１．１２は入力バッファ、１３は外部入力信号、１４．
１５は信号である。 なお図中同一符号は同−又は相当部分を示す。
力バッファの構成図、第２図は第１図における入力バッ
ファ１１のしきい値電位を示す図、第３図は第１図にお
ける入力バッファ１２のしきい値電位を示す図、第４図
は信号１５とｅｘｔＲＡＳとの関係を示す図、第５図は
従来の半導体記憶装置の大力バッファの構成図、第６図
は従来の半導体記憶装置のグランドのノイズレベルを示
す図である。 図において、１． ３． ６． ７． ９はｎ型トラン
ジスタ、２，４，５，８．１０はｎ型トランジスタ、１
１．１２は入力バッファ、１３は外部入力信号、１４．
１５は信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）外部信号に対してしきい値電位が高い入力バッフ
ァと、 上記外部信号に対してしきい値電位が低い入力バッファ
とを備え、 上記２つの入力バッファを内部回路のタイミングによっ
て切り換えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296864A JPH01138683A (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296864A JPH01138683A (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01138683A true JPH01138683A (ja) | 1989-05-31 |
Family
ID=17839150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296864A Pending JPH01138683A (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01138683A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408959B1 (ko) * | 2000-01-20 | 2003-12-11 | 미쓰비시덴키 가부시키가이샤 | 특수 모드용 내부 클럭 신호 발생 수단을 마련한 반도체기억 장치 |
-
1987
- 1987-11-25 JP JP62296864A patent/JPH01138683A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408959B1 (ko) * | 2000-01-20 | 2003-12-11 | 미쓰비시덴키 가부시키가이샤 | 특수 모드용 내부 클럭 신호 발생 수단을 마련한 반도체기억 장치 |
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