JPH0487419A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0487419A JPH0487419A JP2204117A JP20411790A JPH0487419A JP H0487419 A JPH0487419 A JP H0487419A JP 2204117 A JP2204117 A JP 2204117A JP 20411790 A JP20411790 A JP 20411790A JP H0487419 A JPH0487419 A JP H0487419A
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- data
- data output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は、半導体記憶装置、特にその出力バッファ回
路部分の構造に関するものである。
路部分の構造に関するものである。
第４図は従来の出力バッフ１回路の回路図、第５図は、
第４図における” ）Ｉｉｇｈ ’ （以下１Ｈ”と
記す）データ出力時の各信号及び出力波形を示すタイミ
ングチャート、第６図は第４図における“Ｌｏｗ
（以下“Ｌ“と記す）データ出力時の各信号及び出力波
形を示すタイミングチャートである０図において、（１
）はＮチャネル（以下Ｎ−ｃｈという）“Ｈ″データ出
力トランジスタ（以下Ｔｒという） 、（２］はＮ−ｃ
ｈ”Ｌ”データ出力Ｔｒ 。
第４図における” ）Ｉｉｇｈ ’ （以下１Ｈ”と
記す）データ出力時の各信号及び出力波形を示すタイミ
ングチャート、第６図は第４図における“Ｌｏｗ
（以下“Ｌ“と記す）データ出力時の各信号及び出力波
形を示すタイミングチャートである０図において、（１
）はＮチャネル（以下Ｎ−ｃｈという）“Ｈ″データ出
力トランジスタ（以下Ｔｒという） 、（２］はＮ−ｃ
ｈ”Ｌ”データ出力Ｔｒ 。
ｆ６）は出力端子である。
次に動作について説明する。まず、“Ｈ”データ出力時
であるが、メインアンプ出力データＢ２が′Ｈ″、メイ
ンアンプ出力データｃ２が“Ｌ”時に、出力制御信号Ａ
Ｉが、“Ｌ”から“Ｈ”になると、Ｎ−ｃｈ″Ｌ”デー
タ出力Ｔｒ（２）の制御信号ＣＩが“Ｌｏのままで、Ｎ
−Ｃｈ″Ｈ”データ出力Ｔ ｒ （１１の制御信号Ｂ１
が“Ｌ”から“Ｈ。
であるが、メインアンプ出力データＢ２が′Ｈ″、メイ
ンアンプ出力データｃ２が“Ｌ”時に、出力制御信号Ａ
Ｉが、“Ｌ”から“Ｈ”になると、Ｎ−ｃｈ″Ｌ”デー
タ出力Ｔｒ（２）の制御信号ＣＩが“Ｌｏのままで、Ｎ
−Ｃｈ″Ｈ”データ出力Ｔ ｒ （１１の制御信号Ｂ１
が“Ｌ”から“Ｈ。
になり、出力はハイインピーダンス（以下“Ｈｉ−２”
と記す）状態から“Ｈ”になり、“Ｈ“データを出力す
る０次に“Ｌ゛データ出力時は、メインアンプ出力デー
タＢ２が“Ｌ”メインアンプ出力データＣ２が“♂”時
に、出力ｗＩ御倍信号１が、′Ｌ”から“Ｈ”になると
、Ｎ−ｃｈ″Ｈ１データ出力Ｔ ｒ ！Ｉ）の制御信号
Ｂ１が°Ｌ”のままで、Ｎ−ｃｈ″Ｌ”データ出力Ｔｒ
（２）の制御信号Ｃ１が°Ｌ°から“Ｈ”になり、出力
はＨｉ−ｚ状態から“Ｌ“になり、°Ｌ”データと出力
する。
と記す）状態から“Ｈ”になり、“Ｈ“データを出力す
る０次に“Ｌ゛データ出力時は、メインアンプ出力デー
タＢ２が“Ｌ”メインアンプ出力データＣ２が“♂”時
に、出力ｗＩ御倍信号１が、′Ｌ”から“Ｈ”になると
、Ｎ−ｃｈ″Ｈ１データ出力Ｔ ｒ ！Ｉ）の制御信号
Ｂ１が°Ｌ”のままで、Ｎ−ｃｈ″Ｌ”データ出力Ｔｒ
（２）の制御信号Ｃ１が°Ｌ°から“Ｈ”になり、出力
はＨｉ−ｚ状態から“Ｌ“になり、°Ｌ”データと出力
する。
この時、アクセスタイムを高速化しようとしてＮ−ａｈ
″Ｌ′データ出力Ｔｒ（２）のサイズを大きくすると、
出力リンギングが発生する。
″Ｌ′データ出力Ｔｒ（２）のサイズを大きくすると、
出力リンギングが発生する。
Ｃ発明が解決しようとする課題〕
従来の出力バッファ回路は以上のように構成されている
ので、アクセスタイムを高速化しようと、Ｎ−ｃｈ“Ｌ
”データ出力Ｔｒのサイズを大きくすると出力リンギン
グが発生し、逆にアクセスタイムが遅延してしまうなど
の問題点があった。
ので、アクセスタイムを高速化しようと、Ｎ−ｃｈ“Ｌ
”データ出力Ｔｒのサイズを大きくすると出力リンギン
グが発生し、逆にアクセスタイムが遅延してしまうなど
の問題点があった。
この発明は上記のような問題点を解消するためになされ
たものでアンダーシュートによるリンギングを抑えて、
あくせすタイムの高速化を図った半導体記憶装置を得る
ことを目的とする。
たものでアンダーシュートによるリンギングを抑えて、
あくせすタイムの高速化を図った半導体記憶装置を得る
ことを目的とする。
この発明による半導体記憶装置は、出力端子とグランド
間に第２のＮ−ｃｈ″Ｌ°データ出力Ｔｒを設けたもの
であり、上記“Ｌ゛データ出力Ｔｒの入力信号は、出力
制御信号によって発生するワンショットパルス信号であ
る。
間に第２のＮ−ｃｈ″Ｌ°データ出力Ｔｒを設けたもの
であり、上記“Ｌ゛データ出力Ｔｒの入力信号は、出力
制御信号によって発生するワンショットパルス信号であ
る。
この発明における半導体記憶装置は上記のような出力バ
ッファ回路にすることによって、“Ｌ”データ出力信号
のアンダーシュートによるリンギングを抑え、アクセス
タイムの高速化が可能となる。
ッファ回路にすることによって、“Ｌ”データ出力信号
のアンダーシュートによるリンギングを抑え、アクセス
タイムの高速化が可能となる。
以下、この発明の一実施例を図について説明する。第１
図は出力バッファ回路のブロック図である０図において
、１１＋はドレインを電源電圧、ソースを出力端子（６
）にそれぞれ接続したＮ −ｃ ｈ″Ｈ”データ出力Ｔ
ｒ 、＋２１はソースをグランドに、ドレインを出力端
子（６）にそれぞれ接続した第１のＮ−ｃｈ”Ｌ”デー
タ出力Ｔ ｒ 、（３１はソースをグランドに、ドレイ
ンを出力端子（６）に、ゲートにはワンショットパルス
発生回路からの信号をそれぞれ接続した第２ＯＮ−ｃｈ
″Ｌ″データ出カフ ｒ ＋４１はデイレイ回路、（５
）はワンショットパルス発生回路である。
図は出力バッファ回路のブロック図である０図において
、１１＋はドレインを電源電圧、ソースを出力端子（６
）にそれぞれ接続したＮ −ｃ ｈ″Ｈ”データ出力Ｔ
ｒ 、＋２１はソースをグランドに、ドレインを出力端
子（６）にそれぞれ接続した第１のＮ−ｃｈ”Ｌ”デー
タ出力Ｔ ｒ 、（３１はソースをグランドに、ドレイ
ンを出力端子（６）に、ゲートにはワンショットパルス
発生回路からの信号をそれぞれ接続した第２ＯＮ−ｃｈ
″Ｌ″データ出カフ ｒ ＋４１はデイレイ回路、（５
）はワンショットパルス発生回路である。
第２図は、第１図の回路において”Ｈ″データ出力時の
信号Ａ３．Ａ２．Ａ１．Ｂ２．Ｂｌ、Ｃ２、Ｃ１，及び
出力波形を示すタイミングチャートである。
信号Ａ３．Ａ２．Ａ１．Ｂ２．Ｂｌ、Ｃ２、Ｃ１，及び
出力波形を示すタイミングチャートである。
第３図は°Ｌ”データ出力時の信号Ａ３．Ａ２゜Ａｍ
Ｂ２．Ｂｌ、Ｃ２，ＣＩ、及び出力波形を示すタイミン
グチャートである。
Ｂ２．Ｂｌ、Ｃ２，ＣＩ、及び出力波形を示すタイミン
グチャートである。
次に動作について説明する。まず、“Ｈ”データ出力時
であるが、メインアンプ出力データＢ２がＨ′ メイン
アンプ出力データＣ２が“Ｌ”時に、出力ｗｉ御傷信号
３が、“Ｌ”から°Ｈ′になると、ワンショットパルス
発生回路（５）によりワンショットパルスＡ２が１Ｌ”
から＠Ｈ”になり、第２のＮ−ｃｈ”Ｌ″データ出力Ｔ
ｒ １３１が” ＯＮ ”し、出力は“Ｈｉ−ｚ“状
態から“Ｌルーベルへと変化していく、その後、出力側
ｉｉｍ号Ａ３のデイレイ信号Ａ１が°Ｌ２から°Ｈ”に
なるとＨ−ｃｈ″Ｈ”データ出力Ｔ ｒ ｉｌｌの制御
信号Ｂ１が“Ｌ”から“Ｈ”になり、Ｈ−ｃｈ″Ｈ”デ
ータ出力Ｔ ｒ （Ｌ）が“ＯＮ”する、同時にワンシ
ョットパルスＡ２が１Ｈ″から“Ｌ”に戻るため、第２
のＨ−ｃｈ”Ｌ”データ出力Ｔ ｒ ｆ３）が”ＯＦＦ
’Ｌ、出力はＬ”になりかけたが、すぐＨ”になる。
であるが、メインアンプ出力データＢ２がＨ′ メイン
アンプ出力データＣ２が“Ｌ”時に、出力ｗｉ御傷信号
３が、“Ｌ”から°Ｈ′になると、ワンショットパルス
発生回路（５）によりワンショットパルスＡ２が１Ｌ”
から＠Ｈ”になり、第２のＮ−ｃｈ”Ｌ″データ出力Ｔ
ｒ １３１が” ＯＮ ”し、出力は“Ｈｉ−ｚ“状
態から“Ｌルーベルへと変化していく、その後、出力側
ｉｉｍ号Ａ３のデイレイ信号Ａ１が°Ｌ２から°Ｈ”に
なるとＨ−ｃｈ″Ｈ”データ出力Ｔ ｒ ｉｌｌの制御
信号Ｂ１が“Ｌ”から“Ｈ”になり、Ｈ−ｃｈ″Ｈ”デ
ータ出力Ｔ ｒ （Ｌ）が“ＯＮ”する、同時にワンシ
ョットパルスＡ２が１Ｈ″から“Ｌ”に戻るため、第２
のＨ−ｃｈ”Ｌ”データ出力Ｔ ｒ ｆ３）が”ＯＦＦ
’Ｌ、出力はＬ”になりかけたが、すぐＨ”になる。
次に“Ｌ”データ出力時であるが、メインアンプ出力デ
ータＢ２が“Ｌ”、メインアンプ出力データＣ２が“Ｈ
”時に、出力制御信号Ａ３が、“Ｌ”からＨ”になると
、ワンショットパルス発生回路（５）によりワンショッ
トパルスＡ２が“Ｌ”から＠Ｈ”になり、第２のＮ−ｃ
ｈ’Ｌ”データ出力Ｔ ｒ （３１が” ＯＮ ’し、
出力は“Ｂ５−ｚ”ｔｅＭから“Ｌ”レベルへと変化し
ていく、その後出力制御信号Ａ３のデイレイ信号Ａ１が
“し”から１Ｈ”になるとＮ−ｃｈ’１．”データ出力
Ｔ ｒ （２１のｗｉ御倍信号Ｃ１“Ｌ″から“Ｈにな
り、第１のＮ−ｃｈ’Ｌ″データ出力Ｔ ｒ （２１が
’ＯＮ”する。
ータＢ２が“Ｌ”、メインアンプ出力データＣ２が“Ｈ
”時に、出力制御信号Ａ３が、“Ｌ”からＨ”になると
、ワンショットパルス発生回路（５）によりワンショッ
トパルスＡ２が“Ｌ”から＠Ｈ”になり、第２のＮ−ｃ
ｈ’Ｌ”データ出力Ｔ ｒ （３１が” ＯＮ ’し、
出力は“Ｂ５−ｚ”ｔｅＭから“Ｌ”レベルへと変化し
ていく、その後出力制御信号Ａ３のデイレイ信号Ａ１が
“し”から１Ｈ”になるとＮ−ｃｈ’１．”データ出力
Ｔ ｒ （２１のｗｉ御倍信号Ｃ１“Ｌ″から“Ｈにな
り、第１のＮ−ｃｈ’Ｌ″データ出力Ｔ ｒ （２１が
’ＯＮ”する。
同時にワンショットパルスＡ２が“Ｈｌから“Ｌ＃に戻
るため、第２のＮ−ｃｈ’Ｌ”データ出力Ｔ「（３）が
“ＯＦＦ ”するが、第１のＮ−ｃｈ“Ｌ２データ出力
Ｔ ｒ ｆ２１が“ＯＮ”しているので出力データは“
Ｌ＃になる。
るため、第２のＮ−ｃｈ’Ｌ”データ出力Ｔ「（３）が
“ＯＦＦ ”するが、第１のＮ−ｃｈ“Ｌ２データ出力
Ｔ ｒ ｆ２１が“ＯＮ”しているので出力データは“
Ｌ＃になる。
この時、第２のＮ−ｃｈ’Ｌ′データ出力Ｔｒ（３）が
”ＯＮ”して、出力レベルは“Ｈｉ−ｚ”カラ“Ｌ”に
なろうとするが、出力レベルがＶＯＬレベル（出力デー
タが“Ｌ′であると認められるレベル〕になる前にＮ−
ｃｈ″Ｈ”データ出力Ｔｒ（１）または、第１のＮ−ｃ
ｈ’Ｌ”データ出力Ｔｒ（２）が”ＯＮ”して、第２の
Ｎ−ｃｈ″Ｌ”データ出力Ｔ ｒ （３１が“ＯＦＦ
”するように認定する。
”ＯＮ”して、出力レベルは“Ｈｉ−ｚ”カラ“Ｌ”に
なろうとするが、出力レベルがＶＯＬレベル（出力デー
タが“Ｌ′であると認められるレベル〕になる前にＮ−
ｃｈ″Ｈ”データ出力Ｔｒ（１）または、第１のＮ−ｃ
ｈ’Ｌ”データ出力Ｔｒ（２）が”ＯＮ”して、第２の
Ｎ−ｃｈ″Ｌ”データ出力Ｔ ｒ （３１が“ＯＦＦ
”するように認定する。
上記のように、出力を一度“Ｈｉ−ｚ”状態から°）（
ｉ−ｚ”以下ＶＯＬレベル以上のレベルにしてから、出
力Ｔｒを“ＯＮさせ、出力を出すことにより、“Ｌ”デ
ータ出力時にアンダーシュート量が小さく、または起こ
らなくなり、リンギングが抑えられる。また、“Ｈデー
タ出力時は、Ｎ〜ｃｈ ”Ｈ’データ出力Ｔ ｒ ｆｉ
ｌの駆動力をＮ−ｃｈ“Ｌ”データ出力Ｔ ｒ （２１
の駆動力より大きくすることにより、アクセスは遅延し
ない、但し、°Ｈ”データ出力時のリンギングは起こり
やすくなるが、ＶＯＨレベル（出力データが“Ｈ”であ
ると認められるレベル）と“Ｈ“データが落ちつくレベ
ルとの電位差が大きいため、アクセスには影響しない。
ｉ−ｚ”以下ＶＯＬレベル以上のレベルにしてから、出
力Ｔｒを“ＯＮさせ、出力を出すことにより、“Ｌ”デ
ータ出力時にアンダーシュート量が小さく、または起こ
らなくなり、リンギングが抑えられる。また、“Ｈデー
タ出力時は、Ｎ〜ｃｈ ”Ｈ’データ出力Ｔ ｒ ｆｉ
ｌの駆動力をＮ−ｃｈ“Ｌ”データ出力Ｔ ｒ （２１
の駆動力より大きくすることにより、アクセスは遅延し
ない、但し、°Ｈ”データ出力時のリンギングは起こり
やすくなるが、ＶＯＨレベル（出力データが“Ｈ”であ
ると認められるレベル）と“Ｈ“データが落ちつくレベ
ルとの電位差が大きいため、アクセスには影響しない。
以上のようにこの発明によれば、出力レベルが、−度”
Ｈｉ−ｚ”状態から“Ｈｉ−ｚ”以下ＶＯＬレベル以上
のレベルにしてから出力Ｔｒを“ＯＮ”させ、出力を出
すことにより、“Ｌ″データ出力時にアンダーシュート
量が小さく、または起こらなくなり、リンギングを抑え
ることができので、アクセスタイムの高速化が可能とな
る効果がある。
Ｈｉ−ｚ”状態から“Ｈｉ−ｚ”以下ＶＯＬレベル以上
のレベルにしてから出力Ｔｒを“ＯＮ”させ、出力を出
すことにより、“Ｌ″データ出力時にアンダーシュート
量が小さく、または起こらなくなり、リンギングを抑え
ることができので、アクセスタイムの高速化が可能とな
る効果がある。
第１図は、この発明に係る半導体記憶装置の一実施例に
よる出力バッファ回路のブロック図、第２図は、第１図
の回路における“Ｈ″データ出力時の各信号、及び出力
波形を示すタイミングチャート図、第３図は、第１図の
回路における“Ｌ”データ出力時の各信号、及び出力波
形を示すタイミングチャート図、第４図は、従来の出力
バッファ回路の回路図、第５図は、第４図の回路におけ
る′Ｈ”データ出力時の各信号、及び出力波形を示すタ
イミングチャート図、第６図は、第４図の回路における
Ｌ”データ出力時の各信号、及び出力波形を示すタイミ
ングチャート図である。 図において、（１）はＮ−ｃｈ”Ｈ″データ出力Ｔｒ
、（２１、（３１はＮ−ｃｈ’Ｌ”データ出力Ｔ ｒ
、（４１はデイレイ回路、（５）はワンシッットパルス
発生回路、（６）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 一
よる出力バッファ回路のブロック図、第２図は、第１図
の回路における“Ｈ″データ出力時の各信号、及び出力
波形を示すタイミングチャート図、第３図は、第１図の
回路における“Ｌ”データ出力時の各信号、及び出力波
形を示すタイミングチャート図、第４図は、従来の出力
バッファ回路の回路図、第５図は、第４図の回路におけ
る′Ｈ”データ出力時の各信号、及び出力波形を示すタ
イミングチャート図、第６図は、第４図の回路における
Ｌ”データ出力時の各信号、及び出力波形を示すタイミ
ングチャート図である。 図において、（１）はＮ−ｃｈ”Ｈ″データ出力Ｔｒ
、（２１、（３１はＮ−ｃｈ’Ｌ”データ出力Ｔ ｒ
、（４１はデイレイ回路、（５）はワンシッットパルス
発生回路、（６）は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄 第１図 一
Claims (1)
- 出力バッファ回路において、ドレインを電源電圧、ソー
スを出力端子に接続した“Ｈｉｇｈ”データ出力トラン
ジスタ、ドレインを出力端子に、ソースをグランドに接
続した第１の“Ｌｏｗ”データ出力トランジスタ、ドレ
インを出力端子に、ソースをグランドに接続した第２の
“Ｌｏｗ”データ出力トランジスタを有し、データ出力
直前に一瞬上記第２の“Ｌｏｗ”データ出力トランジス
タを“ＯＮ”させるような出力バッファ回路を設けたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204117A JPH0487419A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204117A JPH0487419A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487419A true JPH0487419A (ja) | 1992-03-19 |
Family
ID=16485100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204117A Pending JPH0487419A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236167B1 (en) | 1997-12-03 | 2001-05-22 | Canon Kabushiki Kaisha | Apparatus for and method of driving elements, apparatus for and method of driving electron source, and image forming apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171217A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電荷転送素子の入力サンプリングパルス発生回路 |
-
1990
- 1990-07-30 JP JP2204117A patent/JPH0487419A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171217A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電荷転送素子の入力サンプリングパルス発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236167B1 (en) | 1997-12-03 | 2001-05-22 | Canon Kabushiki Kaisha | Apparatus for and method of driving elements, apparatus for and method of driving electron source, and image forming apparatus |
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