JPH01148019A - 半導体集積回路装置のサージ保護回路 - Google Patents
半導体集積回路装置のサージ保護回路Info
- Publication number
- JPH01148019A JPH01148019A JP62305221A JP30522187A JPH01148019A JP H01148019 A JPH01148019 A JP H01148019A JP 62305221 A JP62305221 A JP 62305221A JP 30522187 A JP30522187 A JP 30522187A JP H01148019 A JPH01148019 A JP H01148019A
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- JP
- Japan
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- circuit
- power supply
- power
- input
- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は３電源以上を使用する半導体集積回路装置（以
下ＩＣという）において、回路をサージから保護する保
護回路に関するものである。
下ＩＣという）において、回路をサージから保護する保
護回路に関するものである。
（従来技術）
第３図に従来のサージ保護回路を示す。
１はＩＣ内の回路であり、電源として＋５ｖ、Ｏｖ及び
−５ｖの３電源を使用するために３本の電源ライン２〜
４を備えている。５は入出カラインであり、複数個が設
けられている。各入出カライン５にはサージ保護回路と
して最高電位＋５ｖの電源ライン２との間、及び最低−
圧−５ｖの電源ライン４との間にそれぞれ逆方向にダイ
オードＣＲａ、ＣＲｂが接続されている。
−５ｖの３電源を使用するために３本の電源ライン２〜
４を備えている。５は入出カラインであり、複数個が設
けられている。各入出カライン５にはサージ保護回路と
して最高電位＋５ｖの電源ライン２との間、及び最低−
圧−５ｖの電源ライン４との間にそれぞれ逆方向にダイ
オードＣＲａ、ＣＲｂが接続されている。
このサージ保護回路において、例えば入出カライン５に
一５Ｖ’ｌ源を基準にした低電圧が印加されると、ダイ
オードＣＲｂを通してサージが吸収され、＋５Ｖ電源を
基準にした高電圧が印加されると、ダイオードＣＲａを
通してサージが吸収される。しかしながら、回路１に例
えば＋５ｖ電源とＯｖ電源を使用する回路が存在した場
合、その回路の入出力信号ライン５にＯｖ電源を基準に
した高電圧が入力されるとサージ破壊が生じる虞れがあ
る。
一５Ｖ’ｌ源を基準にした低電圧が印加されると、ダイ
オードＣＲｂを通してサージが吸収され、＋５Ｖ電源を
基準にした高電圧が印加されると、ダイオードＣＲａを
通してサージが吸収される。しかしながら、回路１に例
えば＋５ｖ電源とＯｖ電源を使用する回路が存在した場
合、その回路の入出力信号ライン５にＯｖ電源を基準に
した高電圧が入力されるとサージ破壊が生じる虞れがあ
る。
（目的）
本発明は３電源以上を使用する回路において、いずれの
電源を基準にしたサージに対してもサージ破壊を防止す
ることのできる保護回路を提供することを目的とするも
のである。
電源を基準にしたサージに対してもサージ破壊を防止す
ることのできる保護回路を提供することを目的とするも
のである。
（構成）
本発明のサージ保護回路は、各入出力信号ラインと、そ
の信号を扱う回路に使用する電源との間にｐｎ接合を逆
方向に接続し、かつ、各電源ライン間にｐｎ接合を逆方
向に接続したものである。
の信号を扱う回路に使用する電源との間にｐｎ接合を逆
方向に接続し、かつ、各電源ライン間にｐｎ接合を逆方
向に接続したものである。
以下、実施例について具体的に説明する。
第１図は一実施例を表わす。
ＩＣ内の回路１０は＋５ｖ電源、Ｏｖ電源、−５ｖ電源
のそれぞれの電源ライン２，３．４を備えている。回路
１０は３電源を使用する回路１０ａと、２電源（＋５Ｖ
、ＯＶ）を使用する回路ｌＯｂとを備えているものとす
る。
のそれぞれの電源ライン２，３．４を備えている。回路
１０は３電源を使用する回路１０ａと、２電源（＋５Ｖ
、ＯＶ）を使用する回路ｌＯｂとを備えているものとす
る。
３電源を使用する回路１０ａの入出力信号ライン５ａに
は＋５ｖ電源ライン２との間にダイオードＣＲ３をｐｎ
接合が逆方向になるように、すなわち入出力信号ライン
５ａ側がアノード、＋５Ｖ電源ライン２側がカソードと
なるように接続する。
は＋５ｖ電源ライン２との間にダイオードＣＲ３をｐｎ
接合が逆方向になるように、すなわち入出力信号ライン
５ａ側がアノード、＋５Ｖ電源ライン２側がカソードと
なるように接続する。
また、入出力信号ライン５ａと一５ｖ電源ライン４の間
にはダイオードＣＲ４をｐｎ接合が逆方向になるように
接続する。
にはダイオードＣＲ４をｐｎ接合が逆方向になるように
接続する。
２電源を使用する回路１０ｂの入出力信号ライン５ｂに
は＋５Ｖｆｆｉ源ライン２との間にダイオードＣＲ５を
ｐｎ接合が逆方向になるように接続し、Ｏｖ電源ライン
３との間にダイオードＣＲ６をＰｎ接合が逆方向になる
ように接続する。
は＋５Ｖｆｆｉ源ライン２との間にダイオードＣＲ５を
ｐｎ接合が逆方向になるように接続し、Ｏｖ電源ライン
３との間にダイオードＣＲ６をＰｎ接合が逆方向になる
ように接続する。
また、電源ライン２，３．４においては、＋５Ｖ電源ラ
イン２とＯｖ電源ライン３の間にダイオードＣＲＩをｐ
ｎ接合が逆方向になるように接続し。
イン２とＯｖ電源ライン３の間にダイオードＣＲＩをｐ
ｎ接合が逆方向になるように接続し。
ＯＶａ源ライン３と一５ｖ電源ライン４の間にダイオー
ドＣＲ２をｐｎ接合が逆方向になるように接続する。
ドＣＲ２をｐｎ接合が逆方向になるように接続する。
本実施例において、例えば入出力信号ライン５ｂに一５
ｖ電源を基準にした低電圧が入力されたとすると、ダイ
オードＣＲ２とＣＲ６を通してサージ破壊が防止される
。
ｖ電源を基準にした低電圧が入力されたとすると、ダイ
オードＣＲ２とＣＲ６を通してサージ破壊が防止される
。
第２図は他の実施例を表わす。
ＩＣ内の回路１２はアナログ回ｗＩｌ ２ ａとロジッ
ク回路１２ｂを備えている。アナログ回路１２ａはＶｃ
ｃ （＋５Ｖ）、ＡＧＮＤ （ＯＶ）及びＶｅｅ（−５
Ｖ）の３電源を使用し、ロジック回路１２ｂはＶｄｄ
（＋ ５ Ｖ）とＶｓｓ （ＯＶ）（１）２電源を使用
する。
ク回路１２ｂを備えている。アナログ回路１２ａはＶｃ
ｃ （＋５Ｖ）、ＡＧＮＤ （ＯＶ）及びＶｅｅ（−５
Ｖ）の３電源を使用し、ロジック回路１２ｂはＶｄｄ
（＋ ５ Ｖ）とＶｓｓ （ＯＶ）（１）２電源を使用
する。
アナログ回路１２ａの入出力信号ライン５ａ＋には電源
Ｖｃｃの電源ライン１４との間にダイオードＣＲ１３を
逆方向に接続し、電源Ｖｅｅの電源ライン１６との間に
ダイオードＣＲ１４を逆方向に接続し、入出力信号ライ
ン５ａ２には電源Ｖｃｃの電源ライン１４との間にダイ
オードＣＲ１５を逆方向に接続し、電源ＡＧＮＤの電源
ライン１５との間にダイオードＣＲ１６を逆方向に接続
する。
Ｖｃｃの電源ライン１４との間にダイオードＣＲ１３を
逆方向に接続し、電源Ｖｅｅの電源ライン１６との間に
ダイオードＣＲ１４を逆方向に接続し、入出力信号ライ
ン５ａ２には電源Ｖｃｃの電源ライン１４との間にダイ
オードＣＲ１５を逆方向に接続し、電源ＡＧＮＤの電源
ライン１５との間にダイオードＣＲ１６を逆方向に接続
する。
ロジック回路１２ｂの入出力信号ライン５ｂには電源Ｖ
ｄｄの電源ライン１７との間にダイオードＣＲ１７を逆
方向に接続し、電源Ｖｓｓの電源ライン１８との間にダ
イオードＣＲ１８を逆方向に接続する。
ｄｄの電源ライン１７との間にダイオードＣＲ１７を逆
方向に接続し、電源Ｖｓｓの電源ライン１８との間にダ
イオードＣＲ１８を逆方向に接続する。
また、各電源ライン１４〜１８の間にはダイオードＣＲ
７〜ＣＲ１２を接続して、各入出力信号ライン５ａ＋、
５ａ：、、５ｂからいずれの電源へもダイオードを通し
てサージを吸収する回路を構成することができるように
なっている。
７〜ＣＲ１２を接続して、各入出力信号ライン５ａ＋、
５ａ：、、５ｂからいずれの電源へもダイオードを通し
てサージを吸収する回路を構成することができるように
なっている。
サージを吸収する回路素子としては、実施例に示された
ダイオードの他に５例えばＭＯＳトランジスタのゲート
電極とソース電極とを短絡し、ドレイン電極とソース電
極間のブレークダウンを利用するものであってもよい。
ダイオードの他に５例えばＭＯＳトランジスタのゲート
電極とソース電極とを短絡し、ドレイン電極とソース電
極間のブレークダウンを利用するものであってもよい。
（効果）
本発明では、各入出力信号ラインと、その信号を扱う回
路に使用する電源との間にｐｎ接合を逆方向に接続し、
かつ、各電源ライン間にｐｎ接合を逆方向に接続し、い
ずれの入出力信号ラインがらも任意の電源へｐｎ接合を
介してサージを吸収する回路を形成できるようにしたの
で、サージ破壊を有効に防止することができる。
路に使用する電源との間にｐｎ接合を逆方向に接続し、
かつ、各電源ライン間にｐｎ接合を逆方向に接続し、い
ずれの入出力信号ラインがらも任意の電源へｐｎ接合を
介してサージを吸収する回路を形成できるようにしたの
で、サージ破壊を有効に防止することができる。
第１図及び第２図はそれぞれ実施例を示す回路図、第３
図は従来のサージ保護回路を示す回路図である。 ２〜４．１４〜１８・・・・・・電源ライン、５ａ、５
ｂ、５ａ＋、５ａ：・・・・・・入出力信号ライン、１
０．１２・・・・・・回路。
図は従来のサージ保護回路を示す回路図である。 ２〜４．１４〜１８・・・・・・電源ライン、５ａ、５
ｂ、５ａ＋、５ａ：・・・・・・入出力信号ライン、１
０．１２・・・・・・回路。
Claims (1)
- ３電源以上を使用する半導体集積回路装置の各入出力
信号ラインと、その信号を扱う回路に使用する電源との
間にｐｎ接合を逆方向に接続し、かつ、各電源ライン間
にｐｎ接合を逆方向に接続したサージ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305221A JPH01148019A (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置のサージ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305221A JPH01148019A (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置のサージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01148019A true JPH01148019A (ja) | 1989-06-09 |
Family
ID=17942498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62305221A Pending JPH01148019A (ja) | 1987-11-30 | 1987-11-30 | 半導体集積回路装置のサージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01148019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503812A (ja) * | 2005-07-22 | 2009-01-29 | エヌエックスピー ビー ヴィ | 分配した低電圧クランプ装置を用いて高電圧ｅｓｄ保護を分担する経路 |
-
1987
- 1987-11-30 JP JP62305221A patent/JPH01148019A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503812A (ja) * | 2005-07-22 | 2009-01-29 | エヌエックスピー ビー ヴィ | 分配した低電圧クランプ装置を用いて高電圧ｅｓｄ保護を分担する経路 |
| JP4869343B2 (ja) * | 2005-07-22 | 2012-02-08 | エヌエックスピー ビー ヴィ | 分配した低電圧クランプ装置を用いて高電圧ｅｓｄ保護を分担する経路 |
| US8169758B2 (en) | 2005-07-22 | 2012-05-01 | Nxp B.V. | Path sharing high-voltage ESD protection using distributed low-voltage clamps |
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