JPH01149473A - 薄膜トランジスタおよびその駆動方法 - Google Patents
薄膜トランジスタおよびその駆動方法Info
- Publication number
- JPH01149473A JPH01149473A JP62307882A JP30788287A JPH01149473A JP H01149473 A JPH01149473 A JP H01149473A JP 62307882 A JP62307882 A JP 62307882A JP 30788287 A JP30788287 A JP 30788287A JP H01149473 A JPH01149473 A JP H01149473A
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- JP
- Japan
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- insulating film
- semiconductor layer
- electrode
- layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えばエレクトロルミネッセンス
パネルの駆動回路に用いられる大面積に渡り、均一な特
性を有する薄膜トランジスタとその駆動方法に関する。
パネルの駆動回路に用いられる大面積に渡り、均一な特
性を有する薄膜トランジスタとその駆動方法に関する。
従来の技術
従来、ＣｄＳｅ薄膜トランジスタは、ゲート絶縁膜と接
しない側のＣｄＳｅ半導体層表面にバイアスを印加せず
、また、ＣｄＳｅ半導体層の膜厚は１１００ｎ程度の薄
さであった。
しない側のＣｄＳｅ半導体層表面にバイアスを印加せず
、また、ＣｄＳｅ半導体層の膜厚は１１００ｎ程度の薄
さであった。
発明が解決しようとする問題点
従来のＣｄＳｅ薄膜トランジスタは、第２、第３図に示
すように、多結晶であるため、ＣｄＳｅ半導体層の膜厚
が１１００ｎ程度と薄いため、結晶粒が充分に成長せず
、キャリアの導通路であるソース、ドレイン電極間に結
晶粒界が多数存在し、その粒界面で、ポテンシャル障壁
が形成されるために、半導体層の移動度が単結晶の場合
に比べて、非常に低下する原因となっていた。また、そ
れをふせぐために、半導体層の膜厚を厚（し、結晶粒を
成長させると、ゲート電圧によってはＣｄＳｅ半導体層
の空乏層が充分にのびず、第４図に示すように、薄膜ト
ランジスタの伝達特性が、非常に悪くなり、スイッチン
グ動作をしな（なるという問題点があった。
すように、多結晶であるため、ＣｄＳｅ半導体層の膜厚
が１１００ｎ程度と薄いため、結晶粒が充分に成長せず
、キャリアの導通路であるソース、ドレイン電極間に結
晶粒界が多数存在し、その粒界面で、ポテンシャル障壁
が形成されるために、半導体層の移動度が単結晶の場合
に比べて、非常に低下する原因となっていた。また、そ
れをふせぐために、半導体層の膜厚を厚（し、結晶粒を
成長させると、ゲート電圧によってはＣｄＳｅ半導体層
の空乏層が充分にのびず、第４図に示すように、薄膜ト
ランジスタの伝達特性が、非常に悪くなり、スイッチン
グ動作をしな（なるという問題点があった。
問題点を解決するための手段
絶縁基板上に第１の電極として設けられたゲート電極と
、その上に第１の絶縁膜として前記ゲート電極の一部ま
たは全部を覆うように形成したゲート絶縁膜と、更にそ
の上に、前記ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に設けた５００ｎｍ以
上厚みを有するＣｄＳｅ半導体層と、その上に、第２、
第３の電極として設けたソース、ドレイン電極と、その
上に、前記ソース、ドレイン電極の一部とＣｄＳｅ半導
体層の一部若しくは全部を含む領域に設けた第２の絶縁
膜と、その上に、前記ＣｄＳｅ半導体層の一部若しくは
全部を含み、前記ゲート電極、ソース、ドレイン電極と
接触しない領域に設けた第４の電極とを有する薄膜トラ
ンジスタを構成する。
、その上に第１の絶縁膜として前記ゲート電極の一部ま
たは全部を覆うように形成したゲート絶縁膜と、更にそ
の上に、前記ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に設けた５００ｎｍ以
上厚みを有するＣｄＳｅ半導体層と、その上に、第２、
第３の電極として設けたソース、ドレイン電極と、その
上に、前記ソース、ドレイン電極の一部とＣｄＳｅ半導
体層の一部若しくは全部を含む領域に設けた第２の絶縁
膜と、その上に、前記ＣｄＳｅ半導体層の一部若しくは
全部を含み、前記ゲート電極、ソース、ドレイン電極と
接触しない領域に設けた第４の電極とを有する薄膜トラ
ンジスタを構成する。
また上記薄膜トランジスタの駆動に際しては、薄膜トラ
ンジスタのＣｄＳｅ半導体層の第２の絶縁膜と接する側
からの一部分が空乏層化するように、第２の絶縁膜上の
第４の電極に、直流電圧を印加する。
ンジスタのＣｄＳｅ半導体層の第２の絶縁膜と接する側
からの一部分が空乏層化するように、第２の絶縁膜上の
第４の電極に、直流電圧を印加する。
作用
結晶粒が大きく成長し、ソース、ドレイン電極間の結晶
粒界が減少し、ＣｄＳｅ半導体層の移動度が、従来と比
較して、太き（なり、且つ、薄膜トランジスタの伝達特
性も、ＣｄＳｅ半導体層、が薄い場合と同じ（、良好で
ある。
粒界が減少し、ＣｄＳｅ半導体層の移動度が、従来と比
較して、太き（なり、且つ、薄膜トランジスタの伝達特
性も、ＣｄＳｅ半導体層、が薄い場合と同じ（、良好で
ある。
実施例
以下、本発明の実施例を、図面を用いて説明する。第１
図は、本発明による薄膜トランジスタの構成、並びに、
駆動方法の例である。
図は、本発明による薄膜トランジスタの構成、並びに、
駆動方法の例である。
第１図に示すように、ガラス基板１上に所定形状を有し
、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着法
で形成し、ゲート電極２とする。
、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着法
で形成し、ゲート電極２とする。
その上に、前記ゲート電極の一部または全部を覆う形状
のゲート絶縁膜３として、例えば、スパッタリング法で
作製した２００ｎｍ程度の厚さのＡｌ−Ｔａ−０層を形
成し、更に、ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に半導体層４として、
５００ｎｍ程度の膜厚を有するＣｄＳｅ層を、例えば抵
抗加熱蒸着法で形成する。更に、その上にソース、ドレ
イン電極５として、Ａ１層を形成する。更に、その上に
、ソース、ドレイン電極の一部とＣｄＳｅ半導体層の一
部若しくは全部を含む領域に、第２の絶縁膜６として、
ポリイミド系有機絶縁膜を１μｍ程度形成する。更に、
その上に、ＣｄＳｅ半導体層の一部若しくは全部を含み
、ゲート電極、ソース、ドレイン電極と接触しない領域
に、第４の電極６として、例えば、Ａ１層を２００ｎｍ
程度形成する。上記薄膜トランジスタを動作させる時に
、第１図に示すように、前記第４の電極７に一１０ｖ程
度の直流電圧を印加し、ＣｄＳｅ半導体層４の、第２の
絶縁膜側からの一部が空乏層化するようにする。
のゲート絶縁膜３として、例えば、スパッタリング法で
作製した２００ｎｍ程度の厚さのＡｌ−Ｔａ−０層を形
成し、更に、ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に半導体層４として、
５００ｎｍ程度の膜厚を有するＣｄＳｅ層を、例えば抵
抗加熱蒸着法で形成する。更に、その上にソース、ドレ
イン電極５として、Ａ１層を形成する。更に、その上に
、ソース、ドレイン電極の一部とＣｄＳｅ半導体層の一
部若しくは全部を含む領域に、第２の絶縁膜６として、
ポリイミド系有機絶縁膜を１μｍ程度形成する。更に、
その上に、ＣｄＳｅ半導体層の一部若しくは全部を含み
、ゲート電極、ソース、ドレイン電極と接触しない領域
に、第４の電極６として、例えば、Ａ１層を２００ｎｍ
程度形成する。上記薄膜トランジスタを動作させる時に
、第１図に示すように、前記第４の電極７に一１０ｖ程
度の直流電圧を印加し、ＣｄＳｅ半導体層４の、第２の
絶縁膜側からの一部が空乏層化するようにする。
第３図は、従来法で作製した、ＣｄＳｅ半導体層の薄い
薄膜トランジスタの移動度と、本発明による薄膜トラン
ジスタの移動度を比較したものであり、移動度は増加し
ている。また、第５図は、本発明によるＣｄＳｅ半導体
層の厚い薄膜トランジスタの伝達特性であり、良好な特
性を示している。
薄膜トランジスタの移動度と、本発明による薄膜トラン
ジスタの移動度を比較したものであり、移動度は増加し
ている。また、第５図は、本発明によるＣｄＳｅ半導体
層の厚い薄膜トランジスタの伝達特性であり、良好な特
性を示している。
また、本発明による薄膜トランジスタの、キャリアの導
通路は、第１の絶縁膜であるゲート絶縁膜と接する側の
半導体層の一部であるため、第２の絶縁膜と半導体層の
界面は、薄膜トランジスタの特性には影響はない。その
ため、作製が容易である。
通路は、第１の絶縁膜であるゲート絶縁膜と接する側の
半導体層の一部であるため、第２の絶縁膜と半導体層の
界面は、薄膜トランジスタの特性には影響はない。その
ため、作製が容易である。
発明の効果
本発明によれば、移動度が大きく、且つ、スイッチング
特性の良好な、薄膜トランジスタの動作が得られるため
、特に、スピードを要求される各種トランジスタ回路に
広（活用できる。
特性の良好な、薄膜トランジスタの動作が得られるため
、特に、スピードを要求される各種トランジスタ回路に
広（活用できる。
第１図ａは、本発明の一実施例における薄膜トランジス
タの構成を示す断面図、第１図すは、その駆動方法を示
す図、第２図は、ＣｄＳｅ半導体層の膜厚と結晶粒の大
きさの関係を示すグラフ、第３図は、ＣｄＳｅ半導体層
の膜厚と移動度の大きさの関係を示すグラフ、第４図は
、従来例のＣｄＳｅ半導体層を厚くした場合の薄膜トラ
ンジスタの伝達特性を示すグラフ、第５図は、本発明に
よる薄膜トランジスタの伝達特性を示すグラフである。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、ドレイン電極６・
・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−縛
」表幕坂 ２−−−ゲート電極 ３−−−ゲート（巴縁膠 ４−牛導伴１ 第２図 ０ ３νｏ
ｔｏｂ。 Ｃ〆ｓｅ牛導体１り膜厚（省佛） 第３図 ０ ．５θθ
ｌρ０ＯＣｄ−５巴半導イ不
ノ１の用屹２幕 （兎飢ン第４図 −ｆ０ ０
１６７ゲート電屓ｖｑｃｖ）
タの構成を示す断面図、第１図すは、その駆動方法を示
す図、第２図は、ＣｄＳｅ半導体層の膜厚と結晶粒の大
きさの関係を示すグラフ、第３図は、ＣｄＳｅ半導体層
の膜厚と移動度の大きさの関係を示すグラフ、第４図は
、従来例のＣｄＳｅ半導体層を厚くした場合の薄膜トラ
ンジスタの伝達特性を示すグラフ、第５図は、本発明に
よる薄膜トランジスタの伝達特性を示すグラフである。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、ドレイン電極６・
・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 ほか１名／−−−縛
」表幕坂 ２−−−ゲート電極 ３−−−ゲート（巴縁膠 ４−牛導伴１ 第２図 ０ ３νｏ
ｔｏｂ。 Ｃ〆ｓｅ牛導体１り膜厚（省佛） 第３図 ０ ．５θθ
ｌρ０ＯＣｄ−５巴半導イ不
ノ１の用屹２幕 （兎飢ン第４図 −ｆ０ ０
１６７ゲート電屓ｖｑｃｖ）
Claims (2)
- （１）絶縁基板上に第１の電極として設けられたゲート
電極と、その上に第１の絶縁膜として前記ゲート電極の
一部または全部を覆うように形成したゲート絶縁膜と、
更にその上に、前記ゲート絶縁膜上でその下に前記ゲー
ト電極の一部分若しくは全部を含む領域に設けた５００
ｎｍ以上厚みを有するＣｄＳｅ半導体層と、その上に、
第２、第３の電極として設けたソース、ドレイン電極と
、その上に、前記ソース、ドレイン電極の一部とＣｄＳ
ｅ半導体層の一部若しくは全部を含む領域に設けた第２
の絶縁膜と、その上に、前記ＣｄＳｅ半導体層の一部若
しくは全部を含み、前記ゲート電極、ソース、ドレイン
電極と接触しない領域に設けた第４の電極とを有する事
を特徴とする薄膜トランジスタ。 - （２）絶縁基板上に第１の電極として設けられたゲート
電極と、その上に第１の絶縁膜として前記ゲート電極の
一部または全部を覆うように形成したゲート絶縁膜と、
更にその上に、前記ゲート絶縁膜上でその下に前記ゲー
ト電極の一部分若しくは全部を含む領域に設けた５００
ｎｍ以上厚みを有するＣｄＳｅ半導体層と、その上に、
第２、第３の電極として設けたソース、ドレイン電極と
、その上に、前記ソース、ドレイン電極の一部とＣｄＳ
ｅ半導体層の一部若しくは全部を含む領域に設けた第２
の絶縁膜と、その上に、前記ＣｄＳｅ半導体層の一部若
しくは全部を含み、前記ゲート電極、ソース、ドレイン
電極と接触しない領域に設けた第４の電極とを有する薄
膜トランジスタの駆動方法であって、前記ＣｄＳｅ半導
体層の、前記第２の絶縁膜と接する側からの一部分が空
乏層化するように、前記第２の絶縁膜上の電極に直流電
圧を印加することを特徴とする薄膜トランジスタの駆動
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307882A JPH01149473A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307882A JPH01149473A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149473A true JPH01149473A (ja) | 1989-06-12 |
Family
ID=17974300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307882A Pending JPH01149473A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149473A (ja) |
-
1987
- 1987-12-04 JP JP62307882A patent/JPH01149473A/ja active Pending
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