JPH01149472A - 薄膜トランジスタおよびその駆動方法 - Google Patents
薄膜トランジスタおよびその駆動方法Info
- Publication number
- JPH01149472A JPH01149472A JP62307881A JP30788187A JPH01149472A JP H01149472 A JPH01149472 A JP H01149472A JP 62307881 A JP62307881 A JP 62307881A JP 30788187 A JP30788187 A JP 30788187A JP H01149472 A JPH01149472 A JP H01149472A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor layer
- electrode
- layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えばエレクトロルミネッセンス
パネルの駆動回路に用いられる大面積に渡り、均一な特
性を有する薄膜トランジスタとその駆動方法に関する。
パネルの駆動回路に用いられる大面積に渡り、均一な特
性を有する薄膜トランジスタとその駆動方法に関する。
従来の技術
従来、ＣｄＳｅ薄膜トランジスタは、作製後、室中に放
置するだけで、ドレイン電流が、減少するという問題点
があった。しかし、そのドレイン電流の減少は、第２図
に示すとおり、ＣｄＳｅ半導体層の導電率が大きいほど
小さい。
置するだけで、ドレイン電流が、減少するという問題点
があった。しかし、そのドレイン電流の減少は、第２図
に示すとおり、ＣｄＳｅ半導体層の導電率が大きいほど
小さい。
発明が解決しようとする問題点
従来のＣｄＳｅ薄膜トランジスタでは、前記のようにド
レイン電流の減少は、ＣｄＳｅ半導体層の導電率が大き
いほど小さい。しかし、ＣｄＳｅ半導体層の導電率を、
太き（しすぎると、ゲート電圧によっては、半導体層の
空乏層が十分に、延びきらず、第３図に示すように、薄
膜トランジスタの伝達特性が悪（なり、トランジスタと
してのスイッチング動作をしな（なるという問題点があ
った。
レイン電流の減少は、ＣｄＳｅ半導体層の導電率が大き
いほど小さい。しかし、ＣｄＳｅ半導体層の導電率を、
太き（しすぎると、ゲート電圧によっては、半導体層の
空乏層が十分に、延びきらず、第３図に示すように、薄
膜トランジスタの伝達特性が悪（なり、トランジスタと
してのスイッチング動作をしな（なるという問題点があ
った。
問題点を解決するための手段
絶縁基板上に第１の電極として設けられたゲート電極と
、その上に第１の絶縁膜として前記ゲート電極の一部ま
たは全部を覆うように形成したゲート絶縁膜と、更にそ
の上に、前記ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に設けたＣｄＳｅより
なる半導体層と、その上に、第２、第３の電極として設
けたソース、ドレイン電極と、その上に、前記ソース、
ドレイン電極の一部とＣｄＳｅ半導体層の一部若しくは
全部を含む領域に設けた第２の絶縁膜と、その上に、前
記ＣｄＳｅ半導体層の一部若しくは全部を含み、前記ゲ
ート電極、ソース、ドレイン電極と接触しない領域に設
けた第４の電極とを有する薄膜トランジスタを構成する
。
、その上に第１の絶縁膜として前記ゲート電極の一部ま
たは全部を覆うように形成したゲート絶縁膜と、更にそ
の上に、前記ゲート絶縁膜上でその下に前記ゲート電極
の一部分若しくは全部を含む領域に設けたＣｄＳｅより
なる半導体層と、その上に、第２、第３の電極として設
けたソース、ドレイン電極と、その上に、前記ソース、
ドレイン電極の一部とＣｄＳｅ半導体層の一部若しくは
全部を含む領域に設けた第２の絶縁膜と、その上に、前
記ＣｄＳｅ半導体層の一部若しくは全部を含み、前記ゲ
ート電極、ソース、ドレイン電極と接触しない領域に設
けた第４の電極とを有する薄膜トランジスタを構成する
。
またその駆動方法としては、ＣｄＳｅ半導体層の、前記
第２の絶縁膜と接する側からの一部分が空乏層化するよ
うに、前記第２の絶縁膜上の電極に直流電圧を印加する
。
第２の絶縁膜と接する側からの一部分が空乏層化するよ
うに、前記第２の絶縁膜上の電極に直流電圧を印加する
。
作用
ＣｄＳｅ半導体層の導電率を太き（した場合にも、半導
体層の空乏層が十分に延び、薄膜トランジスタの伝達特
性は、ＣｄＳｅ半導体層の導電率が小さい場合と同じ（
良好である。
体層の空乏層が十分に延び、薄膜トランジスタの伝達特
性は、ＣｄＳｅ半導体層の導電率が小さい場合と同じ（
良好である。
実施例
以下、本発明の実施例を、図面を用いて説明する。第１
図は、本発明による薄膜トランジスタの構成、並びに、
駆動方法の例を示す。
図は、本発明による薄膜トランジスタの構成、並びに、
駆動方法の例を示す。
第１図ａに示すように、ガラス基板１上に所定形状を有
し、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着
法で形成し、ゲート電極２とする。その上に、前記ゲー
ト電極の一部または全部を覆う形状のゲート絶縁膜３と
して、例えば、スパッタリング法で作製した２００ｎｍ
程度の厚さのＡｌ−Ｔａ−０層を形成し、更に、ゲート
絶縁膜上でその下に前記ゲート電極の一部分若しくは全
部を含む領域に半導体ＮＪ４として、１１００ｎ程度の
膜厚を有するＣｄＳｅ層を、例えば抵抗加熱蒸着法で形
成する。更に、その上にソース、ドレイン電極５として
、Ａ１層を形成する。更に、その上に、ソース、ドレイ
ン電極の一部とＣｄＳｅ半導体層の一部若しくは全部を
含む領域に、第２の絶縁膜６として、ポリイミド系有機
絶縁膜を１μｍ程度形成する。更に、その上に、ＣｄＳ
ｅ半導体層の一部若しくは全部を含み、ゲート電極、ソ
ース、ドレイン電極と接触しない領域に、第４の電極７
として、例えば、Ａ１層を２００ｎｍ程度形成する。上
記薄膜トランジスタを動作させる時に、第１図すに示す
ように、前記第４の電極７に一１０ｖ程度の直流電圧を
印加し、ＣｄＳｅ半導体層の、第２の絶縁膜側からの一
部が空乏層化するようにする。
し、その膜厚が３０ｎｍ程度のＡ１層を、抵抗加熱蒸着
法で形成し、ゲート電極２とする。その上に、前記ゲー
ト電極の一部または全部を覆う形状のゲート絶縁膜３と
して、例えば、スパッタリング法で作製した２００ｎｍ
程度の厚さのＡｌ−Ｔａ−０層を形成し、更に、ゲート
絶縁膜上でその下に前記ゲート電極の一部分若しくは全
部を含む領域に半導体ＮＪ４として、１１００ｎ程度の
膜厚を有するＣｄＳｅ層を、例えば抵抗加熱蒸着法で形
成する。更に、その上にソース、ドレイン電極５として
、Ａ１層を形成する。更に、その上に、ソース、ドレイ
ン電極の一部とＣｄＳｅ半導体層の一部若しくは全部を
含む領域に、第２の絶縁膜６として、ポリイミド系有機
絶縁膜を１μｍ程度形成する。更に、その上に、ＣｄＳ
ｅ半導体層の一部若しくは全部を含み、ゲート電極、ソ
ース、ドレイン電極と接触しない領域に、第４の電極７
として、例えば、Ａ１層を２００ｎｍ程度形成する。上
記薄膜トランジスタを動作させる時に、第１図すに示す
ように、前記第４の電極７に一１０ｖ程度の直流電圧を
印加し、ＣｄＳｅ半導体層の、第２の絶縁膜側からの一
部が空乏層化するようにする。
第４図は、従来法で作製した、ＣｄＳｅ半導体層の導電
率が小さい場合の、薄い薄膜トランジスタのドレイン電
流の減少と、本発明による、ＣｄＳｅ半導体層の導電率
が大きな場合の、薄膜トランジスタのドレイン電流の減
少を、室中放置で比較したものである。第４図から明ら
かなように、ドレイン電流の減少の割合は、本発明によ
る薄膜トランジスタのほうがちいさい。また、第５図は
、本発明によるＣｄＳｅ半導体層の導電率の大きな薄膜
トランジスタの伝達特性であり、良好な特性を示してい
る。
率が小さい場合の、薄い薄膜トランジスタのドレイン電
流の減少と、本発明による、ＣｄＳｅ半導体層の導電率
が大きな場合の、薄膜トランジスタのドレイン電流の減
少を、室中放置で比較したものである。第４図から明ら
かなように、ドレイン電流の減少の割合は、本発明によ
る薄膜トランジスタのほうがちいさい。また、第５図は
、本発明によるＣｄＳｅ半導体層の導電率の大きな薄膜
トランジスタの伝達特性であり、良好な特性を示してい
る。
発明の効果
本発明によれば、特性の変化の小さな、安定した、薄膜
トランジスタをか得られるため、各種トランジスタ回路
等にに広（活用できる。
トランジスタをか得られるため、各種トランジスタ回路
等にに広（活用できる。
第１図ａは、本発明の一実施例における薄膜トランジス
タの構成を示す断面図、第１図すは、その駆動方法を示
す図、第２図は、従来例の薄膜トランジスタのドレイン
電流の減少とＣｄＳｅ半導体層の導電率との関係を示す
グラフ、第３図は、従来法でＣｄＳｅ半導体層の導電率
を大きくした場合の薄膜トランジスタの伝達特性を示す
グラフ、第４図は、従来例および本発明による薄膜トラ
ンジスタのドレイン電流の減少を、室中放置で比較した
グラフ、第５図は、本発明による薄膜トランジスタの伝
達特性を示すグラフである。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、ドレイン電極、６
・・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 ほか１名ｌ″−絶縁
基λ反 ２−ｍ−ゲート量」歪 ３−一一ゲート絶縁膜 ４−−−＋導イＡ＼層 ６−−−ソース ドレイン１！！＝。 第 １ 図 ６−−−第２のく
色科象膜７−−−第４の電、ｙＬ （と１２ン 第２図 Ｃａｕｓｅ膜の導電率 （Ｖ／ｍ） 第３図 ケー）電ユＶ会（ｖ） 第４図 ！中族置晦間（ｈｔｕｔｒ）
タの構成を示す断面図、第１図すは、その駆動方法を示
す図、第２図は、従来例の薄膜トランジスタのドレイン
電流の減少とＣｄＳｅ半導体層の導電率との関係を示す
グラフ、第３図は、従来法でＣｄＳｅ半導体層の導電率
を大きくした場合の薄膜トランジスタの伝達特性を示す
グラフ、第４図は、従来例および本発明による薄膜トラ
ンジスタのドレイン電流の減少を、室中放置で比較した
グラフ、第５図は、本発明による薄膜トランジスタの伝
達特性を示すグラフである。 １・・絶縁基板、２・・ゲート電極、３・・ゲート絶縁
膜、４・・半導体層、５・・ソース、ドレイン電極、６
・・第２の絶縁膜、７・・第４の電極。 代理人の氏名 弁理士 中尾敏男 ほか１名ｌ″−絶縁
基λ反 ２−ｍ−ゲート量」歪 ３−一一ゲート絶縁膜 ４−−−＋導イＡ＼層 ６−−−ソース ドレイン１！！＝。 第 １ 図 ６−−−第２のく
色科象膜７−−−第４の電、ｙＬ （と１２ン 第２図 Ｃａｕｓｅ膜の導電率 （Ｖ／ｍ） 第３図 ケー）電ユＶ会（ｖ） 第４図 ！中族置晦間（ｈｔｕｔｒ）
Claims (3)
- （１）絶縁基板上に第１の電極として設けられたゲート
電極と、その上に第１の絶縁膜として前記ゲート電極の
一部または全部を覆うように形成したゲート絶縁膜と、
更にその上に、前記ゲート絶縁膜上でその下に前記ゲー
ト電極の一部分若しくは全部を含む領域に設けたＣｄＳ
ｅよりなる半導体層と、その上に、第２、第３の電極と
して設けたソース、ドレイン電極と、その上に、前記ソ
ース、ドレイン電極の一部とＣｄＳｅ半導体層の一部若
しくは全部を含む領域に設けた第２の絶縁膜と、その上
に、前記ＣｄＳｅ半導体層の一部若しくは全部を含み、
前記ゲート電極、ソース、ドレイン電極と接触しない領
域に設けた第４の電極とを有する事を特徴とする薄膜ト
ランジスタ。 - （２）ＣｄＳｅ半導体層の導電率が０．０１（■／ｍ）
以上であることを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。 - （３）絶縁基板上に第１の電極として設けられたゲート
電極と、その上に第１の絶縁膜として前記ゲート電極の
一部または全部を覆うように形成したゲート絶縁膜と、
更にその上に、前記ゲート絶縁膜上でその下に前記ゲー
ト電極の一部分若しくは全部を含む領域に設けたＣｄＳ
ｅ半導体層と、その上に、第２、第３の電極として設け
たソース、ドレイン電極と、その上に、前記ソース、ド
レイン電極の一部とＣｄＳｅ半導体層の一部若しくは全
部を含む領域に設けた第２の絶縁膜と、その上に、前記
ＣｄＳｅ半導体層の一部若しくは全部を含み、前記ゲー
ト電極、ソース、ドレイン電極と接触しない領域に設け
た第４の電極とを有する薄膜トランジスタの駆動方法で
あって、前記ＣｄＳｅ半導体層の、前記第２の絶縁膜と
接する側からの一部分が空乏層化するように、前記第２
の絶縁膜上の電極に直流電圧を印加することを特徴とす
る薄膜トランジスタの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307881A JPH01149472A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307881A JPH01149472A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149472A true JPH01149472A (ja) | 1989-06-12 |
Family
ID=17974289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307881A Pending JPH01149472A (ja) | 1987-12-04 | 1987-12-04 | 薄膜トランジスタおよびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149472A (ja) |
-
1987
- 1987-12-04 JP JP62307881A patent/JPH01149472A/ja active Pending
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