JPH01150959A - バス制御回路 - Google Patents
バス制御回路Info
- Publication number
- JPH01150959A JPH01150959A JP62309897A JP30989787A JPH01150959A JP H01150959 A JPH01150959 A JP H01150959A JP 62309897 A JP62309897 A JP 62309897A JP 30989787 A JP30989787 A JP 30989787A JP H01150959 A JPH01150959 A JP H01150959A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus line
- logic
- channel mos
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数の論理ブロックがバスラインにより結合
されているシステムにおけるバス制御を行う、バス制御
回路に関するものである。
されているシステムにおけるバス制御を行う、バス制御
回路に関するものである。
従来の技術
従来のバス制御回路としては、例えば特開昭６７−９０
７３３号公報に示されている。
７３３号公報に示されている。
第４図はこの従来のバス制御回路のブロック図を示すも
のであり、１〜５は論理ブロック、６は論理ブロック１
〜５間を相互に接続するバスライン、７，８はバスライ
ン６に挿設されたスイッチ９はこれらのスイッチのＯＮ
、ＯＦＦを制御するスイッチ制御部、１０．１１はスイ
ッチ制御部９からスイッチ７．８に接続する制御線であ
る。
のであり、１〜５は論理ブロック、６は論理ブロック１
〜５間を相互に接続するバスライン、７，８はバスライ
ン６に挿設されたスイッチ９はこれらのスイッチのＯＮ
、ＯＦＦを制御するスイッチ制御部、１０．１１はスイ
ッチ制御部９からスイッチ７．８に接続する制御線であ
る。
以上のよう構成された従来のバス制御回路においては、
スイッチ７．８ともにＯＮの場合、全論理ブロックが接
続状態にあり、各ブロック間のデづ転送が可能となる。
スイッチ７．８ともにＯＮの場合、全論理ブロックが接
続状態にあり、各ブロック間のデづ転送が可能となる。
フイッｆ２がＯＮ、スイッチ８がＯＦＦの場合、論理ブ
ロック１．２．３と４．６が接続状態となり、夫々でデ
ータ転送が可能となる。スイッチ７がＯＦＦ 、スイッ
チ８がＯＮの場合、論理ブロック１．２と３．４．５が
接続状態となり、夫々でデータ転送可能となる。スイッ
チ７．８とともにＯＦＦの場合、論理ブロック１゜２と
４．５が接続状態となり夫々でデータ転送が可能となる
。
ロック１．２．３と４．６が接続状態となり、夫々でデ
ータ転送が可能となる。スイッチ７がＯＦＦ 、スイッ
チ８がＯＮの場合、論理ブロック１．２と３．４．５が
接続状態となり、夫々でデータ転送可能となる。スイッ
チ７．８とともにＯＦＦの場合、論理ブロック１゜２と
４．５が接続状態となり夫々でデータ転送が可能となる
。
発明が解決しようとする問題点
しかしながら上記のような構成では、システムが大規模
化することにより、各論理ブロックの入出力回路が多く
なり、またバ５スラインも長くなる。
化することにより、各論理ブロックの入出力回路が多く
なり、またバ５スラインも長くなる。
このために、各バスラインに付加される容量は相当大き
くなり、スイッチのもつ抵抗と合まって、バスの充放電
の時間が大きくなるため、各論理ブロック間のデータ転
送時間が大きくなるという問題点を有していた。
くなり、スイッチのもつ抵抗と合まって、バスの充放電
の時間が大きくなるため、各論理ブロック間のデータ転
送時間が大きくなるという問題点を有していた。
本発明はかかる点に鑑み、高速データ転送を行いかつ低
消費電力で、各論理ブロックの並列動作が行えるバス制
御回路を提供することを目的とする０ 問題点を解決するための手段 本発明は、第１及び第２の論理ブロックと、上記２つの
論理ブロックの夫々に共通の第１及び第２のバスライン
と、上記第１のバスラインと電源端子との間に接続され
た第１のＰチャンネルＭＯ３型トランジスタと、上記第
２のバスラインと電源端子との間に接続された第２のＰ
チャンネルＭＯ８型トランジスタと、上記第１のバスラ
インと接地端子との間に接続された第１のＮチャンネル
ＭＯ３型、トランジスタと、上記第２のバスラインと接
地端子との間に接続された第２のＮチャンネルＭＯＳト
ランジスタと、上記第２のバスラインを入力し上記第１
のＮチャンネルＭＯ８型トランジスタを活性化する第１
のゲート回路と、上記第１のバスラインを入力し上記第
２のＮチャンネルＭＯ８型トランジスタを活性化する第
２のゲート回路と、上記第１及び第２のＰチャンネルＭ
Ｏ８型トランジスタを夫々独立に活性化する信号と上記
第１及び第２のゲート回路を同時に活性化する信号を発
生する制御ブロックを備えだバス制御回路である。
消費電力で、各論理ブロックの並列動作が行えるバス制
御回路を提供することを目的とする０ 問題点を解決するための手段 本発明は、第１及び第２の論理ブロックと、上記２つの
論理ブロックの夫々に共通の第１及び第２のバスライン
と、上記第１のバスラインと電源端子との間に接続され
た第１のＰチャンネルＭＯ３型トランジスタと、上記第
２のバスラインと電源端子との間に接続された第２のＰ
チャンネルＭＯ８型トランジスタと、上記第１のバスラ
インと接地端子との間に接続された第１のＮチャンネル
ＭＯ３型、トランジスタと、上記第２のバスラインと接
地端子との間に接続された第２のＮチャンネルＭＯＳト
ランジスタと、上記第２のバスラインを入力し上記第１
のＮチャンネルＭＯ８型トランジスタを活性化する第１
のゲート回路と、上記第１のバスラインを入力し上記第
２のＮチャンネルＭＯ８型トランジスタを活性化する第
２のゲート回路と、上記第１及び第２のＰチャンネルＭ
Ｏ８型トランジスタを夫々独立に活性化する信号と上記
第１及び第２のゲート回路を同時に活性化する信号を発
生する制御ブロックを備えだバス制御回路である。
作 用
本発明は前記した構成により、第１及び第２のＰチャン
ネルＭＯ８型トランジスタを夫々ＯＮすることで、第１
及び第２のバスラインを充電する。
ネルＭＯ８型トランジスタを夫々ＯＮすることで、第１
及び第２のバスラインを充電する。
第１の論理ブロック間または第２の論理ブロック間のデ
ータ転送は、第１及び第２のゲート回路を不活性化して
、論理０のビットはバスラインを充電した状態とし、論
理１０ビツトはバスラインを放電して夫々のバスライン
で行う。第１の論理ブロックから第２の論理ブロックへ
データ転送を行う場合、第１及び第２のゲート回路を活
性化し、第１の論理ブロックの出力するデータが論理０
のビットは、第１のＮチャンネルＭＯ８ｆｉ）ランジス
タが、ＯＦＦとなり第２のバスラインの対応するビット
は充電された状態で、論理０が第２の論理ブロックへ転
送される。第１の論理ブロックの出力するデータが論理
１のビットは、第１のＮチャンネルＭＯ８型トランジス
タが、ＯＮとなり第２のバスラインの対応するビットは
放電し、それにより第２のＮチャンネルＭＯ８型トラン
ジスタもＯＮとなり第１のバスラインの放電も行い、第
１及び第２のバスラインを同時に放電することで高速に
第２の論理ブロックに論理１が転送できる。
ータ転送は、第１及び第２のゲート回路を不活性化して
、論理０のビットはバスラインを充電した状態とし、論
理１０ビツトはバスラインを放電して夫々のバスライン
で行う。第１の論理ブロックから第２の論理ブロックへ
データ転送を行う場合、第１及び第２のゲート回路を活
性化し、第１の論理ブロックの出力するデータが論理０
のビットは、第１のＮチャンネルＭＯ８ｆｉ）ランジス
タが、ＯＦＦとなり第２のバスラインの対応するビット
は充電された状態で、論理０が第２の論理ブロックへ転
送される。第１の論理ブロックの出力するデータが論理
１のビットは、第１のＮチャンネルＭＯ８型トランジス
タが、ＯＮとなり第２のバスラインの対応するビットは
放電し、それにより第２のＮチャンネルＭＯ８型トラン
ジスタもＯＮとなり第１のバスラインの放電も行い、第
１及び第２のバスラインを同時に放電することで高速に
第２の論理ブロックに論理１が転送できる。
また、多数の論理ブロックとバスラインをもつシステム
において、必要な機能を果す論理ブロックを選択し、そ
れに用いるバスラインのみを充放電することで、システ
ムの消費電力が低下する。またバスの接続を制御するこ
とで、各論理ブロックが独立に動作可能となり、並列動
作を行なうことができる。
において、必要な機能を果す論理ブロックを選択し、そ
れに用いるバスラインのみを充放電することで、システ
ムの消費電力が低下する。またバスの接続を制御するこ
とで、各論理ブロックが独立に動作可能となり、並列動
作を行なうことができる。
実施例
第１図は本発明の一実施例におけるバス制御回路のブロ
ック図を示すものである。第１図の１〜３は論理ブロッ
ク、１２〜１７は、電源端子と各バスライン（バスＡ、
パスＢ、バスＣ）との間に接続されたＰチャンネルＭＯ
３型トランジスタ、１８〜２３は接地端子と各バスライ
ン（バスＡ。
ック図を示すものである。第１図の１〜３は論理ブロッ
ク、１２〜１７は、電源端子と各バスライン（バスＡ、
パスＢ、バスＣ）との間に接続されたＰチャンネルＭＯ
３型トランジスタ、１８〜２３は接地端子と各バスライ
ン（バスＡ。
バスＢ、バスＣ）との間に接続されたＮチャンネルＭＯ
３型トランジスタ、２４〜２９は１８〜２３のＮチャン
ネルＭＯ８型トランジスタを制御するＮＯＲ回路であり
、ＮＯＲ回路２４．２８の一方の入力信号はバスＢ、Ｎ
ＯＲ回路２５．２６の一方信号はバスＡ 、ＮＯＲ回路
２７．２９の一方の入力信号はバスＣである。３ｏは制
御ブロックであり、ＰチャンネルＭＯ３型トランジスタ
１２゜１６のゲート入力信号（、ＰＲＡ）、Ｐチャンネ
ルＭＯ３型トランジスタ１４．１７のゲート入力信号（
、ＦＲＢ）、ＰチャンネルＭＯ３ｆｉ）ランジスタ１３
．１６のゲート入力信号（傘ＰＲＣ）ＮＯＲ回路２４．
２６（Ｄ入力信号（申５ＡＢ）、ＮＯＲ回路２８，２９
の入力信号（傘５ＢＣ）、ＮＯＲ回路２５．２７の入力
信号（，５ＡＣ）を出力する。
３型トランジスタ、２４〜２９は１８〜２３のＮチャン
ネルＭＯ８型トランジスタを制御するＮＯＲ回路であり
、ＮＯＲ回路２４．２８の一方の入力信号はバスＢ、Ｎ
ＯＲ回路２５．２６の一方信号はバスＡ 、ＮＯＲ回路
２７．２９の一方の入力信号はバスＣである。３ｏは制
御ブロックであり、ＰチャンネルＭＯ３型トランジスタ
１２゜１６のゲート入力信号（、ＰＲＡ）、Ｐチャンネ
ルＭＯ３型トランジスタ１４．１７のゲート入力信号（
、ＦＲＢ）、ＰチャンネルＭＯ３ｆｉ）ランジスタ１３
．１６のゲート入力信号（傘ＰＲＣ）ＮＯＲ回路２４．
２６（Ｄ入力信号（申５ＡＢ）、ＮＯＲ回路２８，２９
の入力信号（傘５ＢＣ）、ＮＯＲ回路２５．２７の入力
信号（，５ＡＣ）を出力する。
以上のように構成されたこの実施例のバス制御回路につ
いて、以下その動作を説明する。この実施例で１つの動
作が４つの期間（Ｔ１．Ｔ２．Ｔ３゜Ｔ４）で行われる
ものとし、Ｔ３でデータの読出し、Ｔ４でデータ処理、
Ｔ１で結果の書込みを行うこととする。また動作の決定
がＴ１ で行われるとする。
いて、以下その動作を説明する。この実施例で１つの動
作が４つの期間（Ｔ１．Ｔ２．Ｔ３゜Ｔ４）で行われる
ものとし、Ｔ３でデータの読出し、Ｔ４でデータ処理、
Ｔ１で結果の書込みを行うこととする。また動作の決定
がＴ１ で行われるとする。
論理ブロック１の内でのデータ転送を行う場合、第２図
に示す信号を制御ブロック３０から発生する。まずＴ１
で動作が決定し、そのサイクルで用いる論理ブロック
が決定する。次にＴ２において、使用する論理ブロック
のバスこの場合バスＡの充電を行なう。これは１．ＰＲ
Ａ信号をＯＮすることにより、ＰチャンネルＭＯ８型ト
ランジスタ１２゜１５によシミ源端子よりバスＡＫ″４
．荷が供給される。次のＴ３において、論理ブロック１
からのデータの読出しが行なわれる。この場合、論理１
０ピツトのバスラインは放電され、論理０のピットのバ
スラインは電荷を保持する。このようにして読出された
データがＴ４の期間で論理ブロック１内で処理される。
に示す信号を制御ブロック３０から発生する。まずＴ１
で動作が決定し、そのサイクルで用いる論理ブロック
が決定する。次にＴ２において、使用する論理ブロック
のバスこの場合バスＡの充電を行なう。これは１．ＰＲ
Ａ信号をＯＮすることにより、ＰチャンネルＭＯ８型ト
ランジスタ１２゜１５によシミ源端子よりバスＡＫ″４
．荷が供給される。次のＴ３において、論理ブロック１
からのデータの読出しが行なわれる。この場合、論理１
０ピツトのバスラインは放電され、論理０のピットのバ
スラインは電荷を保持する。このようにして読出された
データがＴ４の期間で論理ブロック１内で処理される。
これと同時に、Ｔ４の期間にバスＡの充電を行う。Ｔ１
においてＴ４で行なった処理結果をバスＡ上に出力し
転送先へ薔込み、動作を終了する。この動作のサイクル
の間、他のバスＢ、バスＣを制御する信号、ＰＲＢ、、
ＰＲＣ及び１、ＳＡＢ、傘ＳＢＣ，傘ＳＡＣはＯＦＦと
する。このため使用しないバスの充電を行わず、バス間
の接続を行わない状態としている。
においてＴ４で行なった処理結果をバスＡ上に出力し
転送先へ薔込み、動作を終了する。この動作のサイクル
の間、他のバスＢ、バスＣを制御する信号、ＰＲＢ、、
ＰＲＣ及び１、ＳＡＢ、傘ＳＢＣ，傘ＳＡＣはＯＦＦと
する。このため使用しないバスの充電を行わず、バス間
の接続を行わない状態としている。
次に、論理ブロック２から論理ブロック３へのデータ転
送を行う場合、第３図に示す信号を制御ブロック３ｏか
ら発生する。まずＴ１ で動作が決定し、そのサイクル
で用いる論理ブロックが決定する。次にＴ２において、
使用する論理ブロック２のバスＢ及び論理ブロック３の
バスＣの充電を行なう。これは１．ＦＲＢ信号及び、Ｐ
ＲＣ信号をＯＮすることで、ＰチャンネルＭＯ３型トラ
ンジスタ１４．１７及び１３．１８により電源端子から
バスＢ及びバスＣに電荷が供給される。次のＴ３におい
て、論理ブロック２からのデータの読出しが行なわれる
。同時に１．ＳＢＣ信号がＯＮすることで、バスＢ上の
論理１のピットはＮＯＲ回路２８が活性化してＮチャン
ネルＭＯ３型トランジスタ２２をＯＮし、バスＣの対応
するビットのバスラインが放電され論理１となる。また
バスＢ上の論理０のピントはＮＯＲ回路２８が不活性化
してＮチャンネルＭＯ３型トランジスタ２２を０ＦＦＬ
、バスＣの対応するビットのバスラインは充電された状
態で論理０となる。このようにして論理ブロック２から
論理ブロック３へ読出されたデータがＴ４の期間で論理
ブロック３内で処理される。これと同時にバスＣの充電
を、ＰＲＣ信号をＯＮすることで行なう。次のＴ１ に
おいて、Ｔ４で行なった処理結果をバスＣに出力し、論
理ブロック３内の転送先へ書込み、動作を終了する。こ
の動作のサイクルの間バスＡを制御する信号１１ＰＲＡ
、 ＊ ＳＡＢ 。
送を行う場合、第３図に示す信号を制御ブロック３ｏか
ら発生する。まずＴ１ で動作が決定し、そのサイクル
で用いる論理ブロックが決定する。次にＴ２において、
使用する論理ブロック２のバスＢ及び論理ブロック３の
バスＣの充電を行なう。これは１．ＦＲＢ信号及び、Ｐ
ＲＣ信号をＯＮすることで、ＰチャンネルＭＯ３型トラ
ンジスタ１４．１７及び１３．１８により電源端子から
バスＢ及びバスＣに電荷が供給される。次のＴ３におい
て、論理ブロック２からのデータの読出しが行なわれる
。同時に１．ＳＢＣ信号がＯＮすることで、バスＢ上の
論理１のピットはＮＯＲ回路２８が活性化してＮチャン
ネルＭＯ３型トランジスタ２２をＯＮし、バスＣの対応
するビットのバスラインが放電され論理１となる。また
バスＢ上の論理０のピントはＮＯＲ回路２８が不活性化
してＮチャンネルＭＯ３型トランジスタ２２を０ＦＦＬ
、バスＣの対応するビットのバスラインは充電された状
態で論理０となる。このようにして論理ブロック２から
論理ブロック３へ読出されたデータがＴ４の期間で論理
ブロック３内で処理される。これと同時にバスＣの充電
を、ＰＲＣ信号をＯＮすることで行なう。次のＴ１ に
おいて、Ｔ４で行なった処理結果をバスＣに出力し、論
理ブロック３内の転送先へ書込み、動作を終了する。こ
の動作のサイクルの間バスＡを制御する信号１１ＰＲＡ
、 ＊ ＳＡＢ 。
−３ＡＣはＯＦＦとする。このためバスＡの充電や、バ
ス八とバスＢまたはバスＣとの接続を行なわない状態と
している。
ス八とバスＢまたはバスＣとの接続を行なわない状態と
している。
以上のようにこの実施例によれば、高速なデータ転送を
行ないバスラインを充電するＰチャンネルＭＯ８型トラ
ンジスタを各バスラインごとに制御することで、低消費
電力化を実現することができる。また、バスの相互の接
続を制御することで、各論理ブロックの並列動作を行な
うことが可能となる。
行ないバスラインを充電するＰチャンネルＭＯ８型トラ
ンジスタを各バスラインごとに制御することで、低消費
電力化を実現することができる。また、バスの相互の接
続を制御することで、各論理ブロックの並列動作を行な
うことが可能となる。
発明の詳細
な説明したように、本発明によれば、高速なデータ転送
を行ない、かつ低消費電力で各論理ブロックの並列動作
を行なうことができ、その実用的効果は大きい。
を行ない、かつ低消費電力で各論理ブロックの並列動作
を行なうことができ、その実用的効果は大きい。
第１図は本発明における一実施例のバス制御回路の構成
を示すブロック図、第２図、第３図は同実施例の動作タ
イムチャート、第４図は従来のバス制御回路の構成を示
すブロック図である。 １〜５・・・・・・論理ブロック、６・・・・・・バス
、７．８・・・・・・スイッチ、９・・・・・・制御装
置、１０．１１・・・・・・スイッチの制御信号、１２
〜１７・・・・・・Ｐチャンネル１ＶＩＯ３型トランジ
スタ、１８〜２３・・・・・・ＮｆヤンネルＭＯＳ型ト
ランジスタ、２４〜２９・・・・・・ＮＯＲ回路、３ｏ
・・・・・・制御ブロック。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
２ 図 本ＳＡ８ 末５ＢＣ Ｈ−一−−−−−−−−−−−−−−−−−−一一一一
−−−−−−−−−−−−寧ＳＡＣ 第 ３ 図 ｔＰＲ＾ オＳ＾８ 京ＳＡＣ
を示すブロック図、第２図、第３図は同実施例の動作タ
イムチャート、第４図は従来のバス制御回路の構成を示
すブロック図である。 １〜５・・・・・・論理ブロック、６・・・・・・バス
、７．８・・・・・・スイッチ、９・・・・・・制御装
置、１０．１１・・・・・・スイッチの制御信号、１２
〜１７・・・・・・Ｐチャンネル１ＶＩＯ３型トランジ
スタ、１８〜２３・・・・・・ＮｆヤンネルＭＯＳ型ト
ランジスタ、２４〜２９・・・・・・ＮＯＲ回路、３ｏ
・・・・・・制御ブロック。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
２ 図 本ＳＡ８ 末５ＢＣ Ｈ−一−−−−−−−−−−−−−−−−−−一一一一
−−−−−−−−−−−−寧ＳＡＣ 第 ３ 図 ｔＰＲ＾ オＳ＾８ 京ＳＡＣ
Claims (1)
- 第１及び第２の論理ブロックと、上記２つの論理ブロッ
クの夫々に共通の第１及び第２のバスラインと、上記第
１のバスラインと電源端子との間に接続された第１のＰ
チャンネルＭＯＳ型トランジスタと、上記第２のバスラ
インと電源端子との間に接続された第２のＰチャンネル
ＭＯＳ型トランジスタと、上記第１のバスラインと接地
端子との間に接続された第１のＮチャンネルＭＯＳ型ト
ランジスタと、上記第２のバスラインと接地端子との間
に接続された第２のＮチャンネルＭＯＳ型トランジスタ
と、上記第２のバスラインを入力し上記第１のＮチャン
ネルＭＯＳ型トランジスタを活性化する第１のゲート回
路と、上記第１のバスラインを入力し上記第２のＮチャ
ンネルＭＯＳ型トランジスタを活性化する第２のゲート
回路と、上記第１及び第２のＰチャンネルＭＯＳ型トラ
ンジスタを夫々独立に活性化する信号と上記第１及び第
２のゲート回路を同時に活性化する信号を発生する制御
ブロックとから構成されたことを特徴とするバス制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309897A JPH01150959A (ja) | 1987-12-08 | 1987-12-08 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62309897A JPH01150959A (ja) | 1987-12-08 | 1987-12-08 | バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150959A true JPH01150959A (ja) | 1989-06-13 |
Family
ID=17998639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62309897A Pending JPH01150959A (ja) | 1987-12-08 | 1987-12-08 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150959A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151965A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | バス制御方式 |
-
1987
- 1987-12-08 JP JP62309897A patent/JPH01150959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151965A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | バス制御方式 |
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