JPH01155459A - プロセツサおよび並列計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算プロセッサおよび複数の演算プロセッサを
使用した並列計算機に係り、特に装置の低消費電力化、
省スペース、低コスト化に好適なプロセッサへの給電手
段を提供するものである。

（従来の技術〕 Ｔ（テラ）ＦＬＯＰＳ以上の処理スピードを実現するた
めのスーパーコンピュータの開発において、一つの手段
として演算プロセッサを複数並列動作させ高速化する方
法が研究されている。この場合、実装される演算プロセ
ッサの数は数千〜致方にも及ぶものがある。

低消費電力化を目的にパワーダウンを行うＩＣがメモリ
、マイコン等で個々に使用されている。

実際のメモリで行なわれている方式はチップセレクトの
外部端子からの信号で、内部のパワーダウンを行ってい
る。マイコンでは、パワーダウンを行うモードに移る専
用の命令を有し、その命令の実行によりパワーダウン状
態に入る。

実際の回路方式としては、供給されるクロックを停止す
ることにより消費電力を少なくする方法が一般にとられ
ている。

〔発明が解決しようとする問題点〕 上記従来技術は、演算プロセッサの数が数千〜致方とな
った場合、電力の消費型は膨大となり。

このため１発熱も大きく、従がって冷却装置設備が大規
模化し、設置スペースの増大、電力およびコストの増加
という問題があった。

本発明の目的はより効果的に電力消費を必要最小限に制
限することにある。

〔問題点を解決するための手段〕

上記目的は、プロセッサに実行されるプログラム命令を
判断し、命令実行時に使用しない回路ブロックに対する
電流供給を制限することにより達成される。

また、プロセッサを複数並列動作させることにより実現
される並列計算機において、実行させるプロセッサにプ
ログラムを転送する時に、転送されないプロセッサに対
して電流供給を制限することにより達成される。

〔作用〕

プロセッサは一般に、プロプラムをメモリから読み出し
、命令を解読しながら、処理を行なう。

通常は命令による処理に必要な回路は決まっており、実
行上不必要な回路の検出は容易である０回路への電流供
給を制限する回路を設け、この回路を上記検出結果の出
力信号で制御することにより。

不必要な電力消費を減少させることができる。

また、並列計算機では、計算処理するソースプログラム
のコンパイル時に、どのプロセッサを使用するか検出で
きる。従がって、この場合にも。

動作させないプロセッサへの電流供給が制限可能である
。

以上により不必要に消費される電力消費を減少すること
ができる。

〔実施例〕

以下、本発明を実施例を用いて詳細に説明する。

第１図は本発明の第１の実施例である。演算プロセッサ
１は、プログラムメモリ２．該プログラムメモリより順
次読み出した命令を解読する令令解読部３．該命令解読
部３より判断されたシーケンスに従がって動作を行うデ
ータメモリ４．ＡＬＵ５、乗算器６及びＩ１０部７の独
立したブロックにより構成され、上記ブロック間は、デ
ータバス８により結合されてデータの転送が行なわれる
。

上記命令解読部３は、上記ブロックの動作シーケンスを
与えると同時に、動作させないブロックに個々に付属す
るパワーダウン回路９−１．〜９−４に対し電源電流の
制限を行なわしめるパワーダウン制御信号を与える。該
パワーダウン制御信号を受けた上記パワーダウン回路９
−１〜９−４は、それぞれ付随するブロックの電源電流
供給を制限する。

本実施例では、パワーダウンする指令を上記命令解読部
３にて発生させるが、他の方法として処理ブロック個々
に、パワーダウン判断させることも可能である。

第２図は、本発明の第２の実施例である。第１図の演算
プロセッサ１とデータメモリ１１と外部との入出力を行
うインタフェース回路１２および上記演算プロセッサ１
．データメモリ１１．インタフェース回路１２間のデー
タ転送を行うデータバス１４より構成されたプロセッサ
エレメント１０をｎ個使用し、上記プロセッサエレメン
ト１０−１〜１０−ｎの上記インタフェース回路１２を
結合する通信ネットワーク１５、および上記プロセッサ
エレメント１０−１〜１０−ｎへのプログラム転送また
は、状態制御を行う制御回路１６で構成された並列計算
機を示す、上記演算プロセッサ１は演算実行中に外部回
路をアクセスする時、アクセスする外部回路に応じてパ
ワーダウン制御信号をパワーダウン回路１４に供給する
。

上記パワーダウン回路は、受は取ったパワーダウン制御
信号により、付随する外部回路の上記メモリ１１．イン
タフェース回路１２のいずれか、又は全てに対しパワー
ダウンするかを判断し、アクセスされない回路に対して
、その電源電流を制限する。

また、上記制御回路１６は、プログラムを実行しないプ
ロセッサエレメント１０の中のプロセッサ１に付属する
パワーダウン回路１３に信号を与え上記プロセッサ１及
び周辺回路への電源電流供給を制限する。

以上述べた実施例上のプロセッサ、及び並列計算機の構
成は一例であり実施する構成を制限するものではない、
また実施例では、ブロック全体に対して各回路に供給す
る電源電流を制限したが。

ブロック内をさらに細分化して電源電流供給を制限する
ことも可能である。

パワーダウンの手段としては、回路ブロックに入力され
るクロックを停止させる方法９個々のトランジスタに供
給される電流を制限する方法及び電源を切断する方法等
がある。

第３図は、本発明の第１の実施例における命令解読部３
の実施例である。プログラムアドレスカウンタ２０で指
し示されたプログラムメモリ２１から出力される命令は
、先読みのためのブリフェッチレジスタ２２に格納され
、以前に上記ブリフェッチレジスタ２２に記憶されてい
た命令は次の命令レジスタ２５に送られる。上記命令レ
ジスタ２４の出力は、マイクロコードＲＯＭ２６のアド
レスとなり上記マイクロコードＲＯＭの出力は。

プロセッサの動作を制御する。上記ブリフェッチレジス
タ２２と命令レジスタ２４の出力は、パワーダウン制御
コードＲＯＭ２５のアドレスとして入力され、上記パワ
ーダウン制御コードＲＯＭ２５の出力は、各機能ブロッ
クのパワーダウンの制御を行う。

セレクタ２３は１分岐命令実行時に、飛び先の命令をブ
リフェッチレジスタを介さずに命令レジスタ２４に入力
するための切換スイッチである。

ここで、命令を先の状態を予想してパワーダウンするこ
とにより、パワーダウンモードからの立上がりの動作を
高速化できる。

〔発明の効果〕

以下詳細に説明したように、本発明によれば、プロセッ
サあるいは多数のプロセッサからなる並列計算機の電力
消費量を大幅に削減させることが可能であり、電力コス
トの低減に効果がある。さらに発熱に対する冷却装置が
簡単になるので、計算機の小型化、低コストに効果があ
る。

【図面の簡単な説明】

第１図は本発明を演算プロセッサに適用した実施例のブ
ロック図、第２図は本発明を並列計算機に適用した実施
例のブロック図、第３図は、第１図の命令解読部３の実
施例を示すブロック図である。 １・・・演算プロセッサ、３・・・命令解読部、９−１
゜９−２．９−３．９−４・・・パワーダウン回路、１
０−１　、１０−２　、−１０−　ｎ−プロセッサエレ
メント、１３．１４−１．１４−２・・・パワーダウン
回路、１６・・・制御回路、２２・・・ブリフェッチレ
ジスタ、２４・・・命令レジスタ、２５・・・パワーダ
／ｌ　引イηｒｉｉ：Ｊ路

Claims (1)

1. 【特許請求の範囲】 １、プログラム可能な演算プロセッサにおいて、その内
   部にプログラム実行状態を検出する手段と上記検出手段
   によつて電源入力端から流入する電源電流を制御する手
   段を備えたことを特徴とするプロセッサ。 ２、該プロセッサ内部の個別ブロックにたいして、各々
   独立して電源電流を制御する手段を設けたことを特徴と
   する特許請求の範囲第１項記載のプロセッサ。 ３、独立して動作する複数の演算プロセッサ群と各プロ
   セッサにたいするプログラムの書こ込みと動作状態の制
   御を行う制御部を有する並列計算機において、該プロセ
   ッサ群の一部もしくは全部に、その内部にプログラム実
   行状態を検出する手段と上記検出手段によつて電源入力
   端子から流入する電源電流を制御する手段を備えたプロ
   セッサを用いることを特徴とする並列計算機。 ４、プロセッサに付随する複数の周辺回路にたいして、
   命令実行中、該各々の回路に、命令により動作状態を検
   出する手段とその検出結果に応じて各々の回路の電源電
   流を制御する手段を設けたことを特徴とする特許請求の
   範囲第３項記載の並列計算機。 ５、命令を先行して読み込む手段と現在実行中の命令と
   先行して読み込まれた命令から電源電流を制御する手段
   とを具備することを特徴とする特許請求の範囲第２項記
   載のプロセッサ。 ６、電源供給を制御する手段において、命令実行中に電
   流供給の制限及び該制限の解除を行う手段を設けたこと
   を特徴とする特許請求の範囲第２項記載のプロセッサ。