JPH01162379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01162379A JPH01162379A JP32187087A JP32187087A JPH01162379A JP H01162379 A JPH01162379 A JP H01162379A JP 32187087 A JP32187087 A JP 32187087A JP 32187087 A JP32187087 A JP 32187087A JP H01162379 A JPH01162379 A JP H01162379A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＧａＡｓ ＭＥＳ ＦＦ、Ｔ等の半導体装置の製造
方法に関し、 ウェハー面内の特性を均一化するとともに、再現性を改
善して歩留りを向上させることを目的とし、 基板上に選択イオンを注入してチャネル層を形成する第
１の工程と、該チャネル層上にゲート材料を積層する第
２の工程と、イオン衝撃を伴うドライエツチングにより
ゲート材料の不要部分を除去し、ゲート電極を形成する
第３の工程と、該第３の工程の後、前記チャネル層に対
して熱処理を行う第４の工程と、該第４の工程の後、ゲ
ート電極を用いたセルファライン方式で選択イオンをチ
ャネル層に注入し、該チャネル層のゲート電極下以外の
不純物濃度を高めてソース領域およびドレイン領域を形
成する第５の工程と、該第５の工程の後、少なくともソ
ース領域およびドレイン領域に対して熱処理を行う第６
の工程と、を含んで構成する。
方法に関し、 ウェハー面内の特性を均一化するとともに、再現性を改
善して歩留りを向上させることを目的とし、 基板上に選択イオンを注入してチャネル層を形成する第
１の工程と、該チャネル層上にゲート材料を積層する第
２の工程と、イオン衝撃を伴うドライエツチングにより
ゲート材料の不要部分を除去し、ゲート電極を形成する
第３の工程と、該第３の工程の後、前記チャネル層に対
して熱処理を行う第４の工程と、該第４の工程の後、ゲ
ート電極を用いたセルファライン方式で選択イオンをチ
ャネル層に注入し、該チャネル層のゲート電極下以外の
不純物濃度を高めてソース領域およびドレイン領域を形
成する第５の工程と、該第５の工程の後、少なくともソ
ース領域およびドレイン領域に対して熱処理を行う第６
の工程と、を含んで構成する。
本発明は、半導体装置の製造方法に関し、特にＧａＡｓ
ＭＦ、Ｓ ＦＥＴの製造方法に関する。
ＭＦ、Ｓ ＦＥＴの製造方法に関する。
ショットキーゲートＦ ＥＴ （Ｓｃｈｏｔｔｋｙ ｇ
ａｔｅ ＦＥＴ）は、金属と半導体との接触からなるシ
ョットキー接触をゲートとする一種の接合型ＦＥＴであ
り、ＭＥＳ Ｆ ＥＴ （ｍｅｔａｌ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ＦＥＴ）とも呼ばれている。ＭＥＳ
ＦＥＴは、構造や製造工程が簡単なためゲート長の微
細化に適し、特に、電子移動度に優れたＧａＡｓ基板を
用いたＭＥＳ ＦＥＴは高周波域で動作する素子とし
て、あるいは高速動作型の集積回路として活用される。
ａｔｅ ＦＥＴ）は、金属と半導体との接触からなるシ
ョットキー接触をゲートとする一種の接合型ＦＥＴであ
り、ＭＥＳ Ｆ ＥＴ （ｍｅｔａｌ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ＦＥＴ）とも呼ばれている。ＭＥＳ
ＦＥＴは、構造や製造工程が簡単なためゲート長の微
細化に適し、特に、電子移動度に優れたＧａＡｓ基板を
用いたＭＥＳ ＦＥＴは高周波域で動作する素子とし
て、あるいは高速動作型の集積回路として活用される。
第３図はＧａＡｓ ＭＥＳ ＦＥＴの構造を示す図
であり、ＭＥＳ ＦＥＴＩは、ＧａＡｓ半絶縁性基板
２と、チャネル層３と、チャネル層３よりも不純物濃度
の高いソース領域４およびドレイン領域５と、高耐熱ゲ
ート電極６と、オーミック電極７．８と、を含んで構成
される。
であり、ＭＥＳ ＦＥＴＩは、ＧａＡｓ半絶縁性基板
２と、チャネル層３と、チャネル層３よりも不純物濃度
の高いソース領域４およびドレイン領域５と、高耐熱ゲ
ート電極６と、オーミック電極７．８と、を含んで構成
される。
このようなＭＥＳ ＦＥＴＩは以下のようなプロセス
を経て製造される。すなわち、 （Ｉ）第４図（ａ）において、ＧａＡｓ半絶縁性基板２
上に設けられた注入マスクＭ１を介して選択イオン（Ｓ
ｉ”）を注入し、不純物濃度ｎのチャネル層３を形成す
る。
を経て製造される。すなわち、 （Ｉ）第４図（ａ）において、ＧａＡｓ半絶縁性基板２
上に設けられた注入マスクＭ１を介して選択イオン（Ｓ
ｉ”）を注入し、不純物濃度ｎのチャネル層３を形成す
る。
（ＩＩ）第４図（ｂ）において、注入マスクＭ１を除去
した後、ＧａＡｓ半絶縁性基板２を熱処理保護膜Ｍ２で
覆い、アニール処理を行う。
した後、ＧａＡｓ半絶縁性基板２を熱処理保護膜Ｍ２で
覆い、アニール処理を行う。
（Ｉ）第４図（Ｃ）において、熱処理保護膜Ｍ。
を除去した後、高耐熱ゲート材料Ｍ３およびＳｉｏ２膜
Ｍ４を積層し、この上にホトレジストＭ。
Ｍ４を積層し、この上にホトレジストＭ。
を設けてバターニングする。そして、リアクティブイオ
ンエツチング（ＲＩ Ｅ）法やミリング法などのイオン
衝撃を伴うドライエツチングによりホトレジストＭ５の
形状でＳｉＯ□膜Ｍ４をエツチングし、 （ＩＶ）第４図（ｄ）において、さらに、引き続いてイ
オン衝撃を伴うドライエツチングにより高耐熱ゲート材
料Ｍ３をエツチングする。
ンエツチング（ＲＩ Ｅ）法やミリング法などのイオン
衝撃を伴うドライエツチングによりホトレジストＭ５の
形状でＳｉＯ□膜Ｍ４をエツチングし、 （ＩＶ）第４図（ｄ）において、さらに、引き続いてイ
オン衝撃を伴うドライエツチングにより高耐熱ゲート材
料Ｍ３をエツチングする。
（Ｖ）第４図（ｅ）において、その結果、ゲート電極６
が形成される。
が形成される。
（ＶＩ）第４図（ｆ）において、さらに、注入マスクＭ
６を設け、高耐熱ゲート電極６を用いたセルファライン
方式で選択イオン（Ｓｉ）を注入し、チャネル層３より
も不純物濃度の高いソース領域４およびドレイン領域５
を形成する。
６を設け、高耐熱ゲート電極６を用いたセルファライン
方式で選択イオン（Ｓｉ）を注入し、チャネル層３より
も不純物濃度の高いソース領域４およびドレイン領域５
を形成する。
（■）第４図（ｇ）において、その後、熱処理保護膜Ｍ
７を設け、ソース領域４やドレイン領域５に対するアニ
ール処理を実行し、 （■）第４図（ｈ）において、熱処理保護膜Ｍ７の除去
後、ソース領域４およびドレイン領域５のそれぞれにオ
ーミック電極７．８を形成してＭＥＳ ＦＥＴＩが完
成する。
７を設け、ソース領域４やドレイン領域５に対するアニ
ール処理を実行し、 （■）第４図（ｈ）において、熱処理保護膜Ｍ７の除去
後、ソース領域４およびドレイン領域５のそれぞれにオ
ーミック電極７．８を形成してＭＥＳ ＦＥＴＩが完
成する。
〔発明が解決しようとする問題点）
しかしながら、このような従来の半導体装置の製造方法
にあっては、イオン衝撃を伴うドライエツチングの工程
（■、■の工程）の後、イオン注入によりソース領域４
およびドレイン領域５を形成する方法となっていたため
、イオン衝撃によって不安定化した基板表面にソース領
域４およびドレイン領域５が形成されることとなり、そ
の結果、以下に述べる理由からソース領域４およびドレ
イン領域５の形成後に行われるアニール処理が効果的に
行われないといった問題点があった。
にあっては、イオン衝撃を伴うドライエツチングの工程
（■、■の工程）の後、イオン注入によりソース領域４
およびドレイン領域５を形成する方法となっていたため
、イオン衝撃によって不安定化した基板表面にソース領
域４およびドレイン領域５が形成されることとなり、そ
の結果、以下に述べる理由からソース領域４およびドレ
イン領域５の形成後に行われるアニール処理が効果的に
行われないといった問題点があった。
すなわち、イオン衝撃を伴うドライエツチングでは精度
の高い微細加工が可能な反面、種々のエツチング損傷を
伴う。それらには、基板表面のアモルファス化や導入ガ
ス構成原子・分子イオンのイオン注入などがあり、これ
らを要因として第４図（ｂ）で活性化されたチャネル層
３が第５図にＸ印で示すように再びダメージ（以下、イ
オン衝撃ダメージ）を受けてしまう。したがって、イオ
ン衝撃ダメージを受けたチャネル層３に対して第４図（
ｆ）で示すイオン注入を行い、ソース領域４およびドレ
イン領域５を形成しても、このイオン注入によるダメー
ジ（以下、イオン注入ダメージ）と先のイオン衝撃ダメ
ージが重複してアニール処理では回復しきれない複合欠
陥を生じ、ウェハー面内の不均一化や、再現性の悪化を
招来して歩留りを低下させていた。
の高い微細加工が可能な反面、種々のエツチング損傷を
伴う。それらには、基板表面のアモルファス化や導入ガ
ス構成原子・分子イオンのイオン注入などがあり、これ
らを要因として第４図（ｂ）で活性化されたチャネル層
３が第５図にＸ印で示すように再びダメージ（以下、イ
オン衝撃ダメージ）を受けてしまう。したがって、イオ
ン衝撃ダメージを受けたチャネル層３に対して第４図（
ｆ）で示すイオン注入を行い、ソース領域４およびドレ
イン領域５を形成しても、このイオン注入によるダメー
ジ（以下、イオン注入ダメージ）と先のイオン衝撃ダメ
ージが重複してアニール処理では回復しきれない複合欠
陥を生じ、ウェハー面内の不均一化や、再現性の悪化を
招来して歩留りを低下させていた。
本発明は、このような問題点に鑑みてなされたもので、
イオン衝撃を伴うドライエツチングの工程の後に、イオ
ン衝撃ダメージを消滅させるための熱処理を行うことに
より、ソース領域やドレイン領域における複合欠陥の発
生を回避し、ウェハー面内に形成された多数のＭＥＳ
ＦＥＴの特性を均一化させるとともに、再現性を改善
して歩留りを向上させることを目的としている。
イオン衝撃を伴うドライエツチングの工程の後に、イオ
ン衝撃ダメージを消滅させるための熱処理を行うことに
より、ソース領域やドレイン領域における複合欠陥の発
生を回避し、ウェハー面内に形成された多数のＭＥＳ
ＦＥＴの特性を均一化させるとともに、再現性を改善
して歩留りを向上させることを目的としている。
本発明では、上記目的を達成するために、基板上に選択
イオンを注入してチャネル層を形成する第１の工程と、
該チャネル層上にゲート材料を積層する第２の工程と、
イオン衝撃を伴うドライエツチングによりゲート材料の
不要部分を除去し、ゲート電極を形成する第３の工程と
、該第３の工程の後、前記チャネル層に対して熱処理を
行う第４の工程と、該第４の工程の後、ゲート電極を用
いたセルファライン方式で選択イオンをチャネル層に注
入し、該チャネル層のゲート電極下以外の不純物濃度を
高めてソース領域およびトレイン領域を形成する第５の
工程と、該第５の工程の後、少なくともソース領域およ
びドレイン領域に対して熱処理を行う第６の工程と、を
含んで構成する。
イオンを注入してチャネル層を形成する第１の工程と、
該チャネル層上にゲート材料を積層する第２の工程と、
イオン衝撃を伴うドライエツチングによりゲート材料の
不要部分を除去し、ゲート電極を形成する第３の工程と
、該第３の工程の後、前記チャネル層に対して熱処理を
行う第４の工程と、該第４の工程の後、ゲート電極を用
いたセルファライン方式で選択イオンをチャネル層に注
入し、該チャネル層のゲート電極下以外の不純物濃度を
高めてソース領域およびトレイン領域を形成する第５の
工程と、該第５の工程の後、少なくともソース領域およ
びドレイン領域に対して熱処理を行う第６の工程と、を
含んで構成する。
本発明では、イオン衝撃を伴うドライエツチングの工程
の後に、アニール処理が行われ、イオン衝撃ダメージが
消滅される。
の後に、アニール処理が行われ、イオン衝撃ダメージが
消滅される。
したがって、複合欠陥の発生が回避され、ソース領域や
ドレイン領域に対するアニール処理が効果的に行われる
。
ドレイン領域に対するアニール処理が効果的に行われる
。
その結果、該領域に対する制御性が改善されるので、ウ
ェハー面内の均一化や再現性の改善が図られ、歩留りが
向上する。
ェハー面内の均一化や再現性の改善が図られ、歩留りが
向上する。
以下、本発明を図面に基づいて説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例を示す図であ
り、ＧａＡｓ ＭＰ：Ｓ ＦＥＴを製造するときの
各プロセスを示す図である。
り、ＧａＡｓ ＭＰ：Ｓ ＦＥＴを製造するときの
各プロセスを示す図である。
以下、各工程順に説明する。
星上盟ユｌと坐工程
まず、Ｓ、ｌ−ＧａＡｓからなる基板１０に注入マスタ
ー１を設け、注入マスク１１の開口部１１ａを介して選
択イオン（Ｓｔ”）を注入する。なお、このときの注入
エネルギーは例えば６０ＫｅＶ、 ドーズ量は例えば２
Ｘ１０１ｚａｍ−２である。このイオン注入により基板
１０表面には不純物濃度ｎのチャネル層１２が形成され
る。
ー１を設け、注入マスク１１の開口部１１ａを介して選
択イオン（Ｓｔ”）を注入する。なお、このときの注入
エネルギーは例えば６０ＫｅＶ、 ドーズ量は例えば２
Ｘ１０１ｚａｍ−２である。このイオン注入により基板
１０表面には不純物濃度ｎのチャネル層１２が形成され
る。
隼１皿ユ互と少工豊
次に、注入マスク１１を除去した後、基板１０表面をＳ
ｉＯ□熱処理保護膜１３で被覆し、例えば８５０℃１０
分間の熱処理を施してチャネル層１２内に注入されたシ
リコンＳｔを電気的に活性化させる。
ｉＯ□熱処理保護膜１３で被覆し、例えば８５０℃１０
分間の熱処理を施してチャネル層１２内に注入されたシ
リコンＳｔを電気的に活性化させる。
第１皿１土と■工程
ＳｉＯ□熱処理保護膜１３を除去し、その後にＷｌ、。
Ｓｉ、１．６などの高耐熱ショットキーゲート金属材料
１４を厚さ約０．４μｍでスパッターし、さらに、その
高耐熱ショットキーゲート金属材料１４の上にＳ ｉ
Ｏｚ膜１５を厚さ約０．７μｍでデボしてこれら高耐熱
ショットキーゲート金属材料１４およびＳｉＯ□膜１５
をチャネル層１２を含む基板ｌｏ上に積層する。そして
、ホトリソグラフィー法を用いてゲート形成領域に対応
した形状にホトレジスト１６をバターニングし、このホ
トレジスト１６を用いてゲート形成のためのドライエツ
チングを行う。
１４を厚さ約０．４μｍでスパッターし、さらに、その
高耐熱ショットキーゲート金属材料１４の上にＳ ｉ
Ｏｚ膜１５を厚さ約０．７μｍでデボしてこれら高耐熱
ショットキーゲート金属材料１４およびＳｉＯ□膜１５
をチャネル層１２を含む基板ｌｏ上に積層する。そして
、ホトリソグラフィー法を用いてゲート形成領域に対応
した形状にホトレジスト１６をバターニングし、このホ
トレジスト１６を用いてゲート形成のためのドライエツ
チングを行う。
なお、ドライエツチングの方法としては、イオン衝撃エ
ネルギーにより所望の領域を微細に加工できるものであ
ればよく、例えば、（ＣＦ４＋ＣＨＦ、）ガス雰囲気中
で放電プラズマによりエツチングを行うリアクティブイ
オンエツチング（ＲＩＥ）法や、ミリング法であっても
よい。これらのドライエツチング法によれば、ゲート形
成を微細に行うことができるので、近時のゲート長を短
縮したＭＥＳ ＦＦ、Ｔの製造に適し、伝達コンダク
タンスの増大とゲート容量の低減を両立させた高性能な
デバイスを製造することができる。
ネルギーにより所望の領域を微細に加工できるものであ
ればよく、例えば、（ＣＦ４＋ＣＨＦ、）ガス雰囲気中
で放電プラズマによりエツチングを行うリアクティブイ
オンエツチング（ＲＩＥ）法や、ミリング法であっても
よい。これらのドライエツチング法によれば、ゲート形
成を微細に行うことができるので、近時のゲート長を短
縮したＭＥＳ ＦＦ、Ｔの製造に適し、伝達コンダク
タンスの増大とゲート容量の低減を両立させた高性能な
デバイスを製造することができる。
１図（ｄ）、（ｅ）の１王
先の工程（第１図（Ｃ）の工程）において、ドライエツ
チングを行った結果、ゲート形成領域に対応した形状で
ＳｉＯ□膜１５がエツチングされると、次に、このＳｉ
Ｏ２膜１５をマスクとして、２回目のドライエツチング
を高耐熱ショットキーゲート金属材料１４に対して行う
。この２回目のドライエツチングは、例えば（ＣＦ４
＋０２ ）ガス雰囲気中で行われる。２回目のドライエ
ツチングの結果、高耐熱ショットキーゲート金属材料１
４はゲート形成領域の形状でエツチングされ、ショット
キーゲートとしての高耐熱性のゲート電極１７が形成さ
れる。これらのドライエツチングの過程において、基板
１０表面、すなわちチャネル層１２には前述の問題点で
述べたイオン衝撃ダメージが発生している。そこで、本
実施例では次の工程を行うようにしている。
チングを行った結果、ゲート形成領域に対応した形状で
ＳｉＯ□膜１５がエツチングされると、次に、このＳｉ
Ｏ２膜１５をマスクとして、２回目のドライエツチング
を高耐熱ショットキーゲート金属材料１４に対して行う
。この２回目のドライエツチングは、例えば（ＣＦ４
＋０２ ）ガス雰囲気中で行われる。２回目のドライエ
ツチングの結果、高耐熱ショットキーゲート金属材料１
４はゲート形成領域の形状でエツチングされ、ショット
キーゲートとしての高耐熱性のゲート電極１７が形成さ
れる。これらのドライエツチングの過程において、基板
１０表面、すなわちチャネル層１２には前述の問題点で
述べたイオン衝撃ダメージが発生している。そこで、本
実施例では次の工程を行うようにしている。
第１欠（ｆ）の工程
ゲート電極１７を含めた基板１０表面を５ｉｎ２熱処理
保護膜１８で被覆し、例えば７５０℃３０分間の熱処理
を施す。この熱処理の結果、イオン衝撃ダメージが消滅
して以下に行われるソース領域２０やドレイン領域２１
の形成およびアニール処理工程を制御性良く行うことが
できる。
保護膜１８で被覆し、例えば７５０℃３０分間の熱処理
を施す。この熱処理の結果、イオン衝撃ダメージが消滅
して以下に行われるソース領域２０やドレイン領域２１
の形成およびアニール処理工程を制御性良く行うことが
できる。
１′（）の１王
ＳｉＯ□熱処理保護膜１８を除去して注入マスク１９を
設け、そして、ゲート電極１７を用いたセルファライン
方式により、選択イオン（Ｓｔ”）を注入する。なお、
このときの注入エネルギーは、先の第１図（ａ）の工程
で行われたものより大きな例えば１７５ＫｅＶであり、
同様にドーズ量も例えば２×１０′３印−２と一桁大き
なものになっている。
設け、そして、ゲート電極１７を用いたセルファライン
方式により、選択イオン（Ｓｔ”）を注入する。なお、
このときの注入エネルギーは、先の第１図（ａ）の工程
で行われたものより大きな例えば１７５ＫｅＶであり、
同様にドーズ量も例えば２×１０′３印−２と一桁大き
なものになっている。
したがって、この工程におけるチャネル層１２へのイオ
ン注入の結果、ゲート電極１７下の不純物濃度よりも濃
度が高＜（ｎ”）、かつ、注入深さが深い２つのソース
領域２０およびドレイン領域２１が形成され、この２つ
のソース領域２０およびドレイン領域２１は、ゲート電
極１７下のチャネル層１２を挟んでその両側に配置され
る。
ン注入の結果、ゲート電極１７下の不純物濃度よりも濃
度が高＜（ｎ”）、かつ、注入深さが深い２つのソース
領域２０およびドレイン領域２１が形成され、この２つ
のソース領域２０およびドレイン領域２１は、ゲート電
極１７下のチャネル層１２を挟んでその両側に配置され
る。
１文（ｈ）の１王
次に、注入マスク１９を除去した後、熱処理保護膜２２
を被覆してソース領域２０およびドレイン領域２１に注
入された注入シリコン（Ｓｔ”）の電気的活性化のため
のアニール処理を実行し、！ＪＬＬＬ２の１王 最後に、熱処理保護膜２２を除去して、ソース領域２０
およびドレイン領域２１のそれぞれにＡｕＧｅ／ Ａ
ｕからなるオーミック電極２３．２４を形成して完成す
る。
を被覆してソース領域２０およびドレイン領域２１に注
入された注入シリコン（Ｓｔ”）の電気的活性化のため
のアニール処理を実行し、！ＪＬＬＬ２の１王 最後に、熱処理保護膜２２を除去して、ソース領域２０
およびドレイン領域２１のそれぞれにＡｕＧｅ／ Ａ
ｕからなるオーミック電極２３．２４を形成して完成す
る。
このように、本実施例では、ドライエツチングを行う工
程（第１図（Ｃ）、（ｄ）の工程）の後に、イオン衝撃
ダメージを消滅させるための熱処理工程（第１図（、ｆ
）の工程）を実行しているので、その後に行われるソー
ス領域２０およびドレイン領域２１形成のためのイオン
注入工程（第１図（ｇ）の工程）において、複合欠陥が
生じることがない。
程（第１図（Ｃ）、（ｄ）の工程）の後に、イオン衝撃
ダメージを消滅させるための熱処理工程（第１図（、ｆ
）の工程）を実行しているので、その後に行われるソー
ス領域２０およびドレイン領域２１形成のためのイオン
注入工程（第１図（ｇ）の工程）において、複合欠陥が
生じることがない。
したがって、ソース領域２０およびドレイン領域２１に
対するアニール処理の工程（第１図（ｈ）の工程）を効
果的に行うことができ、ソース領域２０およびドレイン
領域２１の表面空乏層の影響を低減して所望のソース抵
抗値を得ることができる。
対するアニール処理の工程（第１図（ｈ）の工程）を効
果的に行うことができ、ソース領域２０およびドレイン
領域２１の表面空乏層の影響を低減して所望のソース抵
抗値を得ることができる。
すなわち、アニール処理を制御性良く効果的に行うこと
ができる結果、１枚のウェハーに形成された多数のＭＥ
Ｓ ＦＥＴの特性のバラツキが従来に比して小さくな
り、歩留りが向上する。
ができる結果、１枚のウェハーに形成された多数のＭＥ
Ｓ ＦＥＴの特性のバラツキが従来に比して小さくな
り、歩留りが向上する。
第２図は１枚のウェハーに形成された多数のＭＰ、Ｓ
ＦＥＴの闇値電圧を検査してバラツキの大きさを従来
のものと比較した図である。この図から理解されるよう
に、ハツチングで示した従来のものはウェハー中心から
遠ざかる程闇値電圧が大きくずれ、また、ハツチングの
幅で示す再現性も悪い。これに対し、クロスハツチング
で示す本発明のものは、闇値電圧のずれも小さく、また
、再現性も改善されている。したがって、本発明のもの
は従来のものに比して大幅に歩留りが向上する。
ＦＥＴの闇値電圧を検査してバラツキの大きさを従来
のものと比較した図である。この図から理解されるよう
に、ハツチングで示した従来のものはウェハー中心から
遠ざかる程闇値電圧が大きくずれ、また、ハツチングの
幅で示す再現性も悪い。これに対し、クロスハツチング
で示す本発明のものは、闇値電圧のずれも小さく、また
、再現性も改善されている。したがって、本発明のもの
は従来のものに比して大幅に歩留りが向上する。
なお、本実施例では、第１図（ｆ）の工程においてＳ
ｉ ＯＺ熱処理保護膜１８を用いてイオン衝撃ダメージ
消滅のための熱処理を行っているが、これに限らず、例
えば、Ｓｉｎ、熱処理保護膜１８を用いずにＡｓ圧下熱
処理法などで行っても同様の効果が得られる。
ｉ ＯＺ熱処理保護膜１８を用いてイオン衝撃ダメージ
消滅のための熱処理を行っているが、これに限らず、例
えば、Ｓｉｎ、熱処理保護膜１８を用いずにＡｓ圧下熱
処理法などで行っても同様の効果が得られる。
また、上記第１図（ｆ）の工程時における熱処理の温度
や時間も、実施例で例示したものに限定されるものでな
く、例えば、４００℃〜１１００℃の適当な値でもよい
。この場合、熱処理の時間は温度に応じて決められるこ
とは勿論である。
や時間も、実施例で例示したものに限定されるものでな
く、例えば、４００℃〜１１００℃の適当な値でもよい
。この場合、熱処理の時間は温度に応じて決められるこ
とは勿論である。
本発明によれば、イオン衝撃を伴うドライエツチングの
工程の後に、イオン衝撃ダメージを消滅させるための熱
処理を行っているので、ソース領域やドレイン領域にお
ける複合欠陥の発生を回避することができる。
工程の後に、イオン衝撃ダメージを消滅させるための熱
処理を行っているので、ソース領域やドレイン領域にお
ける複合欠陥の発生を回避することができる。
したがって、該領域に対するアニール処理の効果を高め
て、ウェハー面内に形成された多数のＭＥＳ ＦＥＴ
の特性を均一化させることができるとともに再現性を改
善することができ、歩留りを向上させることができる。
て、ウェハー面内に形成された多数のＭＥＳ ＦＥＴ
の特性を均一化させることができるとともに再現性を改
善することができ、歩留りを向上させることができる。
第１．２図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図（ａ）〜（ｉ）はその製造のプロセスを示す図、 第２図はその効果を具体的に説明する特性図、第３図は
ＧａＡｓ ＭＥＳ ＦＢＴの構造図、第４図は従来
の製造方法のプロセスを示す図、第５図は従来の製造方
法による問題点を説明する図である。 １２・・・・・・チャネル層、 １４・・・・・・高耐熱ショットキーゲート金属材料（
ゲート材料）、 １７・・・・・・ゲート電極、 ２０・・・・・・ソース領域、 ２１・・・・・・ドレイン領域。 （ｃｌ） 〉（１）） （Ｃ） ＧａＡｓ ＭＥＳ ＦＥＴの構造図第３図 （ｄ） イオン注入
施例を示す図であり、 第１図（ａ）〜（ｉ）はその製造のプロセスを示す図、 第２図はその効果を具体的に説明する特性図、第３図は
ＧａＡｓ ＭＥＳ ＦＢＴの構造図、第４図は従来
の製造方法のプロセスを示す図、第５図は従来の製造方
法による問題点を説明する図である。 １２・・・・・・チャネル層、 １４・・・・・・高耐熱ショットキーゲート金属材料（
ゲート材料）、 １７・・・・・・ゲート電極、 ２０・・・・・・ソース領域、 ２１・・・・・・ドレイン領域。 （ｃｌ） 〉（１）） （Ｃ） ＧａＡｓ ＭＥＳ ＦＥＴの構造図第３図 （ｄ） イオン注入
Claims (1)
- 【特許請求の範囲】 基板上に選択イオンを注入してチャネル層を形成する
第１の工程と、 該チャネル層上にゲート材料を積層する第２の工程と、 イオン衝撃を伴うドライエッチングによりゲート材料の
不要部分を除去し、ゲート電極を形成する第３の工程と
、 該第３の工程の後、前記チャネル層に対して熱処理を行
う第４の工程と、 該第４の工程の後、ゲート電極を用いたセルファライン
方式で選択イオンをチャネル層に注入し、該チャネル層
のゲート電極下以外の不純物濃度を高めてソース領域お
よびドレイン領域を形成する第５の工程と、 該第５の工程の後、少なくともソース領域およびドレイ
ン領域に対して熱処理を行う第６の工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32187087A JPH01162379A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32187087A JPH01162379A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162379A true JPH01162379A (ja) | 1989-06-26 |
Family
ID=18137324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32187087A Pending JPH01162379A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089017B2 (en) | 2001-10-01 | 2006-08-08 | Ntt Docomo, Inc. | Resource control method, mobile communication system, base station and mobile station |
-
1987
- 1987-12-18 JP JP32187087A patent/JPH01162379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089017B2 (en) | 2001-10-01 | 2006-08-08 | Ntt Docomo, Inc. | Resource control method, mobile communication system, base station and mobile station |
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