JPH0695529B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0695529B2 JPH0695529B2 JP60231550A JP23155085A JPH0695529B2 JP H0695529 B2 JPH0695529 B2 JP H0695529B2 JP 60231550 A JP60231550 A JP 60231550A JP 23155085 A JP23155085 A JP 23155085A JP H0695529 B2 JPH0695529 B2 JP H0695529B2
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- Japan
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- dummy gate
- gate
- forming
- semiconductor layer
- dummy
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、絶縁膜のダミーゲートを利用したゲート微細
加工を含む半導体装置の製造方法に関するものである。
加工を含む半導体装置の製造方法に関するものである。
従来の技術 第２図に従来の絶縁膜のダミーゲートを利用したゲート
微細加工を含む電界効果トランジスタの製造工程断面図
を示す。
微細加工を含む電界効果トランジスタの製造工程断面図
を示す。
第２図（ａ）において、活性層となる２×1017cm-2程度
のＮ型半導体層２をイオン注入により形成したGaAs半絶
縁性基板１に、ゲート部に膜厚が5000ÅでCVDシリコン
酸化膜のダミーゲート５を形成し、ホトレジスト４によ
り高濃度不純物を選択的にイオン注入し、ソース・ドレ
インのオーミック層３を形成する。その後レジスト４を
除去し熱処理を行なう。
のＮ型半導体層２をイオン注入により形成したGaAs半絶
縁性基板１に、ゲート部に膜厚が5000ÅでCVDシリコン
酸化膜のダミーゲート５を形成し、ホトレジスト４によ
り高濃度不純物を選択的にイオン注入し、ソース・ドレ
インのオーミック層３を形成する。その後レジスト４を
除去し熱処理を行なう。
第２図（ｂ）において、ダミーゲート５の側壁をドライ
エッチングし、短ゲート長のダミーゲート５′を形成す
る。ｌは側壁エッチング量を示す。
エッチングし、短ゲート長のダミーゲート５′を形成す
る。ｌは側壁エッチング量を示す。
第２図（ｃ）において、基板表面にレジスト６を塗布
し、ドライエッチングによりダミーゲート５′の先端が
見えるまでエッチングし、ダミーゲートをHF溶液により
エッチングする。その後Ti/Pt/Au金属を全面に蒸着し、
リフトオフ法によりゲート電極７を形成する。
し、ドライエッチングによりダミーゲート５′の先端が
見えるまでエッチングし、ダミーゲートをHF溶液により
エッチングする。その後Ti/Pt/Au金属を全面に蒸着し、
リフトオフ法によりゲート電極７を形成する。
第２図（ｄ）において、従来のリフトオフ法によりソー
ス・ドレイン電極８をAuGe/Ni/Auで形成し、電界効果ト
ランジスタが完成する。
ス・ドレイン電極８をAuGe/Ni/Auで形成し、電界効果ト
ランジスタが完成する。
発明が解決しようとする問題点 従来ダミーゲートの側壁をエッチングし、短ゲート長の
ゲートを実現する際、エッチングの条件によりダミーゲ
ートの側壁エッチング量が安定せず電界効果トランジス
タの歩留りが悪化する。
ゲートを実現する際、エッチングの条件によりダミーゲ
ートの側壁エッチング量が安定せず電界効果トランジス
タの歩留りが悪化する。
問題点を解決するための手段 本発明は、この点に鑑みてなされたもので、ダミーゲー
トの側壁エッチング量をゲート長で規格化したモニター
パターンでエッチング除去することで、短ゲート長のダ
ミーゲートを精度よく形成するようにしたものである。
トの側壁エッチング量をゲート長で規格化したモニター
パターンでエッチング除去することで、短ゲート長のダ
ミーゲートを精度よく形成するようにしたものである。
作用 本発明の半導体装置の製造方法により、短ゲート長のダ
ミーゲートが効率よく制御でき、電界効果トランジスタ
の歩留りが向上する。
ミーゲートが効率よく制御でき、電界効果トランジスタ
の歩留りが向上する。
実施例 以下、本発明の半導体装置の製造方法をGaAs電界効果ト
ランジスタ（以下FETと称す）の製造方法を実施例とし
て第１図とともに説明する。
ランジスタ（以下FETと称す）の製造方法を実施例とし
て第１図とともに説明する。
第１図（ａ）において、GaAs半絶縁性基板11にイオン注
入により活性層12を形成する。その後全面にシリコン酸
化膜をCVD法により堆積し、ホトエッチングによりゲー
ト長１μｍのダミーゲート14を形成し、同時に、活性層
以外の基板表面にゲート長0.6μm,0.8μm,1.0μm,1.2μ
ｍのモニターパターン15a,15b,15c,15dを形成する。こ
のモニターパターンは、ダミーゲートのゲート長１μｍ
の中心にエッチング後のダミーゲートのゲート長0.2μ
ｍの差をもつようにダミーゲート14に対し平行に隣接し
て形成する。その後レジスト16をホトリソ技術により形
成しSiを150KeV1×1014cm-2イオン注入し、ソース・ド
レインオーミック層13を形成する。
入により活性層12を形成する。その後全面にシリコン酸
化膜をCVD法により堆積し、ホトエッチングによりゲー
ト長１μｍのダミーゲート14を形成し、同時に、活性層
以外の基板表面にゲート長0.6μm,0.8μm,1.0μm,1.2μ
ｍのモニターパターン15a,15b,15c,15dを形成する。こ
のモニターパターンは、ダミーゲートのゲート長１μｍ
の中心にエッチング後のダミーゲートのゲート長0.2μ
ｍの差をもつようにダミーゲート14に対し平行に隣接し
て形成する。その後レジスト16をホトリソ技術により形
成しSiを150KeV1×1014cm-2イオン注入し、ソース・ド
レインオーミック層13を形成する。
第１図（ｂ）において、レジスト16を除去し、820℃15
分熱処理を行なった後、ダミーゲート14をCF4プラズマ
エッチングで側壁エッチングし、ゲート長0.2μｍ短ゲ
ート長のダミーゲート14′を形成する。この時、モニタ
ーパターン15a,15bはエッチング除去され、ダミーゲー
ト14の側壁エッチングは0.8μｍのモニターパターン15b
がエッチング除去されたところでやめればよいため、ゲ
ート長0.2μｍのダミーゲートの形成は制御が容易であ
る。
分熱処理を行なった後、ダミーゲート14をCF4プラズマ
エッチングで側壁エッチングし、ゲート長0.2μｍ短ゲ
ート長のダミーゲート14′を形成する。この時、モニタ
ーパターン15a,15bはエッチング除去され、ダミーゲー
ト14の側壁エッチングは0.8μｍのモニターパターン15b
がエッチング除去されたところでやめればよいため、ゲ
ート長0.2μｍのダミーゲートの形成は制御が容易であ
る。
第１図（ｃ）において、モニターパターンのみを除去し
基板表面にレジスト17を塗布し、ドライエッチングによ
りダミーゲート14′の先端が現れるまでレジスト17をエ
ッチングし、ダミーゲート14′をHF溶液によりエッチン
グする。その後Ti/Pt/Au金属18を全面に蒸着し、リフト
オフ法によりレジスト17を除去しゲート電極18′を形成
する。
基板表面にレジスト17を塗布し、ドライエッチングによ
りダミーゲート14′の先端が現れるまでレジスト17をエ
ッチングし、ダミーゲート14′をHF溶液によりエッチン
グする。その後Ti/Pt/Au金属18を全面に蒸着し、リフト
オフ法によりレジスト17を除去しゲート電極18′を形成
する。
第１図（ｄ）において、従来のリフトオフ法によりソー
ス・ドレイン電極19をAuGe/Ni/Auで形成し、FETが完成
する。
ス・ドレイン電極19をAuGe/Ni/Auで形成し、FETが完成
する。
なお、本発明の実施例ではダミーゲート形成時に同時に
モニターパターンを形成したが、アニール後にモニター
パターンを形成してもよい。
モニターパターンを形成したが、アニール後にモニター
パターンを形成してもよい。
発明の効果 以上のように、本発明の半導体装置の製造方法によれ
ば、短ゲート長のダミーゲートが効率よく制御でき、半
導体装置、たとえば電界効果トランジスタ製造の歩留り
を向上することができる。
ば、短ゲート長のダミーゲートが効率よく制御でき、半
導体装置、たとえば電界効果トランジスタ製造の歩留り
を向上することができる。
第１図は本発明の一実施例におけるGaAs電界効果トラン
ジスタの製造方法を示す工程図、第２図は従来の短ゲー
ト長のダミーゲートを用いた電界効果トランジスタの製
造方法を示す工程図である。 11……半絶縁性GaAs基板、12……活性層、13……オーミ
ック層、14,14′……ダミーゲート、15a,15b,15c,15d,1
5c′,15d′……モニターパターン、16,17……レジス
ト、18′……ゲート電極、19……ソース・ドレイン電
極。
ジスタの製造方法を示す工程図、第２図は従来の短ゲー
ト長のダミーゲートを用いた電界効果トランジスタの製
造方法を示す工程図である。 11……半絶縁性GaAs基板、12……活性層、13……オーミ
ック層、14,14′……ダミーゲート、15a,15b,15c,15d,1
5c′,15d′……モニターパターン、16,17……レジス
ト、18′……ゲート電極、19……ソース・ドレイン電
極。
Claims (2)
- 【請求項１】半導体基板に、一導電型の第１の半導体層
を形成する工程と、 前記第１の半導体層表面のゲート電極形成予定領域に絶
縁膜から成るダミーゲートを形成する工程と、 前記第１の半導体層表面以外の前記半導体基板表面に、
前記ダミーゲートと同一の材料からなり、前記ダミーゲ
ートのゲート長とは異なるゲート長を少なくとも１つ有
するモニターパターンを形成する工程と、 前記ダミーゲートをマスクとして前記第１の半導体層の
前記ゲート電極形成予定領域以外に一導電型で高不純物
濃度の第２の半導体層を形成する工程と、 前記絶縁膜のダミーゲートを残し熱処理する工程と、 前記モニターパターンのうち、所定のモニターパターン
が除去されるまで前記ダミーゲートの側壁をエッチング
する工程と、 前記半導体基板全面にレジストを塗布したあと、前記ダ
ミーゲートを除去し、リフトオフ法によりゲート電極を
形成する工程と、 前記高不純物濃度の第２の半導体層の表面上にソース・
ドレイン電極を形成する工程と を含む半導体装置の製造方法。 - 【請求項２】モニターパターンは、ダミーゲートに対し
て隣接し、前記ダミーゲートと同等のゲート長をもつパ
ターンを中心に複数個平行配置されており、 前記モニタパターンの形状はダミーゲートの形状と同じ
であり、 前記モニターパターン間のゲート長の差を前記ダミーゲ
ートのエッチング後のゲート長とするようにした 特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231550A JPH0695529B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231550A JPH0695529B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290978A JPS6290978A (ja) | 1987-04-25 |
| JPH0695529B2 true JPH0695529B2 (ja) | 1994-11-24 |
Family
ID=16925249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231550A Expired - Lifetime JPH0695529B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695529B2 (ja) |
-
1985
- 1985-10-17 JP JP60231550A patent/JPH0695529B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290978A (ja) | 1987-04-25 |
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