JPH0340436A - バイポーラ型半導体装置 - Google Patents
バイポーラ型半導体装置Info
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- JPH0340436A JPH0340436A JP1176236A JP17623689A JPH0340436A JP H0340436 A JPH0340436 A JP H0340436A JP 1176236 A JP1176236 A JP 1176236A JP 17623689 A JP17623689 A JP 17623689A JP H0340436 A JPH0340436 A JP H0340436A
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D10/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
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- H10D10/061—Manufacture or treatment of lateral BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はバイポーラ型半導体装置に関し、特に、高速論
理動作回路または、高周波領域におけるアナログ動作回
路に好適する。
理動作回路または、高周波領域におけるアナログ動作回
路に好適する。
（従来の技術）
近年、微細加工技術の進歩によってバイポーラ型半導体
装置の高集積化が進むと共に、寄生素子の低減により高
速化がもたらされており、その製造にあたっては、トレ
ンチアイソレイション（Ｔｒｅｎｃｈ ｌ５ｏｌａｔｉ
ｏｎ）により形成した素子分離領域と２層の多結晶シリ
コン膜を利用した自己整合型構造も利用されている。こ
れらの構造によってベース、エミッタ領域の縮小化が進
んで高集積化されると共に、ベースコレクタ間またはコ
レクタ基板間の寄生容量及びベース抵抗などの寄生容量
が低減されて高速化も達成されている。
装置の高集積化が進むと共に、寄生素子の低減により高
速化がもたらされており、その製造にあたっては、トレ
ンチアイソレイション（Ｔｒｅｎｃｈ ｌ５ｏｌａｔｉ
ｏｎ）により形成した素子分離領域と２層の多結晶シリ
コン膜を利用した自己整合型構造も利用されている。こ
れらの構造によってベース、エミッタ領域の縮小化が進
んで高集積化されると共に、ベースコレクタ間またはコ
レクタ基板間の寄生容量及びベース抵抗などの寄生容量
が低減されて高速化も達成されている。
この構造を第２図と第３図により説明する。
第２同断面図に示したバイポーラ型トランジスタでは、
Ｂは１０１４””／ｃｃ含有するＰ−型半導体基板５０
にアンチモンまたはヒ素を１０１ｇ〜”／ｃｃ含有する
いわゆるＮ中型埋込領域５１を常法通りリソグラフィ（
Ｌｉｔｈｏｇｒａｐｈｙ）技術、拡散及びイオン注入法
により選択的に形成後、エピタキシャル（Ｅｐｉｔａｘ
ｉａｌ）成長法（以後エビ成長法と記載する）によりリ
ンを１０”／ｃｃ程度含むＮ−型エピ層５２を堆積する
。この工程では、先に拡散されたアンチモンまたはヒ素
がオートドープ（Ａｕｔｏ Ｄｏｐｅ）されていわゆる
Ｎ中型埋込領域５１が完成される。
Ｂは１０１４””／ｃｃ含有するＰ−型半導体基板５０
にアンチモンまたはヒ素を１０１ｇ〜”／ｃｃ含有する
いわゆるＮ中型埋込領域５１を常法通りリソグラフィ（
Ｌｉｔｈｏｇｒａｐｈｙ）技術、拡散及びイオン注入法
により選択的に形成後、エピタキシャル（Ｅｐｉｔａｘ
ｉａｌ）成長法（以後エビ成長法と記載する）によりリ
ンを１０”／ｃｃ程度含むＮ−型エピ層５２を堆積する
。この工程では、先に拡散されたアンチモンまたはヒ素
がオートドープ（Ａｕｔｏ Ｄｏｐｅ）されていわゆる
Ｎ中型埋込領域５１が完成される。
次にこのＮ型エピ層５２表面に熱酸化膜（図示せず）を
形成後、レジストをマスクとしたイオン注入法及び活性
化処理により予定位置にチャンネルストッパー（Ｃｈａ
ｎｎｅｌ ５ｔｏｐｐｅｒ） ５３を形成する。
形成後、レジストをマスクとしたイオン注入法及び活性
化処理により予定位置にチャンネルストッパー（Ｃｈａ
ｎｎｅｌ ５ｔｏｐｐｅｒ） ５３を形成する。
次に酸素を透過しない窒化珪素パターンを選択絶縁物層
形成予定位置以外に被覆後、酸化雰囲気に設置して、Ｌ
ＯＧＯ３（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ Ｏｆ ５
ｉｌｉｃｏｎ）層（以後選択絶縁物層と記載する）５４
・・・をいわゆるフィールド（Ｆｉｅｌｄ）及び分離領
域用として形成し、一方のエビ領域にトランジスタを、
他方のそれにＮ＋コレクタ取出層を設置する。
形成予定位置以外に被覆後、酸化雰囲気に設置して、Ｌ
ＯＧＯ３（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ Ｏｆ ５
ｉｌｉｃｏｎ）層（以後選択絶縁物層と記載する）５４
・・・をいわゆるフィールド（Ｆｉｅｌｄ）及び分離領
域用として形成し、一方のエビ領域にトランジスタを、
他方のそれにＮ＋コレクタ取出層を設置する。
トランジスタを完成するために一方のエビ領域５４には
、Ｂの表面濃度が約１０１１１／ｃｃのベース領域５５
をイオン注入法及び活性化処理により形成し、更に、表
面濃度が１０”／ｃｃ程度のリンまたはヒ素を含むエミ
ッタ領域５６を形成して横型バイポーラトランジスタを
形成していた。
、Ｂの表面濃度が約１０１１１／ｃｃのベース領域５５
をイオン注入法及び活性化処理により形成し、更に、表
面濃度が１０”／ｃｃ程度のリンまたはヒ素を含むエミ
ッタ領域５６を形成して横型バイポーラトランジスタを
形成していた。
また、第３図には、トレンチアイソレイション層を備え
たバイポーラトランジスタを示したが、図から明らかな
ように、ドープド多結晶シリコン層の酸化層を利用した
自己整合法によりエミッタ領域を形成しているので、微
細パターンが得られる利点がある。
たバイポーラトランジスタを示したが、図から明らかな
ように、ドープド多結晶シリコン層の酸化層を利用した
自己整合法によりエミッタ領域を形成しているので、微
細パターンが得られる利点がある。
製造方法の概略を説明すると、第２図のバイポーラトラ
ンジスタと同様にＢを１０１４〜１ｓ／ｃｃ含有するＰ
型半導体基板５７にアンチモンまたはヒ素を１０１９〜
２０／ω含有するＮ中型埋込領域５８を形成後、リンを
１０”／ｃｃ程度含むＮ−型エピ層５９を堆積する。そ
こで、先ずチャンネルストッパー６０をレジストをマス
クとするイオン注入法及び活性化処理により形成する。
ンジスタと同様にＢを１０１４〜１ｓ／ｃｃ含有するＰ
型半導体基板５７にアンチモンまたはヒ素を１０１９〜
２０／ω含有するＮ中型埋込領域５８を形成後、リンを
１０”／ｃｃ程度含むＮ−型エピ層５９を堆積する。そ
こで、先ずチャンネルストッパー６０をレジストをマス
クとするイオン注入法及び活性化処理により形成する。
続いてトレンチ溝６１をＲＩＥ （ＲｅａｃｔｉｖｅＩ
ｏｎ Ｅｔｃｈｉｎｇ）法により深さ５７ｕ＋位に設け
、露出したＰ型半導体基板５７、Ｎ＋型型埋領領域５８
Ｎ型エピ層５９の各表面とＰ型半導体基板５７に絶縁物
Ｎ６２を熱酸化法により形成する。この熱酸化絶縁物層
６２が形成されたＰ型半導体基板５７には、窒化珪素パ
ターンを形成して選択絶縁物層６３・・・を形成する。
ｏｎ Ｅｔｃｈｉｎｇ）法により深さ５７ｕ＋位に設け
、露出したＰ型半導体基板５７、Ｎ＋型型埋領領域５８
Ｎ型エピ層５９の各表面とＰ型半導体基板５７に絶縁物
Ｎ６２を熱酸化法により形成する。この熱酸化絶縁物層
６２が形成されたＰ型半導体基板５７には、窒化珪素パ
ターンを形成して選択絶縁物層６３・・・を形成する。
次いで、ベース領域の形成工程に移るが、その前に窒化
珪素パターン及びベース領域形成予定位置の熱酸化膜除
去を行い、更に、Ｂを１０１ｓ””／ｃｃドープした多
結晶珪素層６４のデボ（Ｄｅｐｏｇｉｔｉｏｎ）はバタ
ーニング工程を施してからＢを拡散して表面濃度が約ｌ
Ｏ°／ｃｃ のベース領域６５を形成する。
珪素パターン及びベース領域形成予定位置の熱酸化膜除
去を行い、更に、Ｂを１０１ｓ””／ｃｃドープした多
結晶珪素層６４のデボ（Ｄｅｐｏｇｉｔｉｏｎ）はバタ
ーニング工程を施してからＢを拡散して表面濃度が約ｌ
Ｏ°／ｃｃ のベース領域６５を形成する。
このベース領域６５内にエミッタ領域６６をまたコレク
タ取出層６７を自己整合法により形成するために多結晶
珪素ＰＪ６４に酸化を施してから窓を設け、ここにリン
またはヒ素をドープした多結晶珪素ｙ９ｊ６８をデボ後
パターニングしてから拡散して表面濃度が約１０２０／
ｃｃのエミッタ領域６６を自己整合法を利用して形成す
る。また、この工程と同時にコレクタ取出層用多結晶珪
素層６８もエミッタ用多結晶珪素層６８と同時に堆積す
る。またエミッタ領域６６、ベース領域６５及びコレク
タ取出層６７用電極６９．７０．７１を周またはＡＱ金
合金ＡＰＩ−３ｉまたはＡｌ１−３ｉ−Ｃｕ）を堆積し
て形成する。ただし図にあるようにベース電極７１はい
わゆるフィールド領域まで延長された多結晶珪素層６４
に設置する。
タ取出層６７を自己整合法により形成するために多結晶
珪素ＰＪ６４に酸化を施してから窓を設け、ここにリン
またはヒ素をドープした多結晶珪素ｙ９ｊ６８をデボ後
パターニングしてから拡散して表面濃度が約１０２０／
ｃｃのエミッタ領域６６を自己整合法を利用して形成す
る。また、この工程と同時にコレクタ取出層用多結晶珪
素層６８もエミッタ用多結晶珪素層６８と同時に堆積す
る。またエミッタ領域６６、ベース領域６５及びコレク
タ取出層６７用電極６９．７０．７１を周またはＡＱ金
合金ＡＰＩ−３ｉまたはＡｌ１−３ｉ−Ｃｕ）を堆積し
て形成する。ただし図にあるようにベース電極７１はい
わゆるフィールド領域まで延長された多結晶珪素層６４
に設置する。
最後にＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉｓｉｏｎ）被膜を形成して横型バイポーラ型
トランジスタを形成する。
ｅｐｏｓｉｓｉｏｎ）被膜を形成して横型バイポーラ型
トランジスタを形成する。
（発明が解決しようとする課題）
このように横型バイポーラトランジスタでは、微細加工
技術の進歩により高集積化と寄生素子の低減により高速
性が得られている。それに加えてトレンチアイソレイシ
ョンによる素子分離法更に２層の多結晶層を利用する自
己整合型トランジスタ構造が第２図と第３図にあるよう
に導入されている。
技術の進歩により高集積化と寄生素子の低減により高速
性が得られている。それに加えてトレンチアイソレイシ
ョンによる素子分離法更に２層の多結晶層を利用する自
己整合型トランジスタ構造が第２図と第３図にあるよう
に導入されている。
両図に示すような構造では、素子分離領域ａとベース・
エミッタ領域すが大幅に縮小して高集積化と寄生容量（
ベース−コレクタ間、コレフタル基板間など）と寄生抵
抗（ベース抵抗など）の低減により高速化が得られてい
る。
エミッタ領域すが大幅に縮小して高集積化と寄生容量（
ベース−コレクタ間、コレフタル基板間など）と寄生抵
抗（ベース抵抗など）の低減により高速化が得られてい
る。
これに対してコレクタ引出構造は、真性トランジスタ領
域、埋込領域及びコレクタ引出領域を経た半導体基板の
厚さ方向を利用しているので、素子の縮小化を阻害して
いる。
域、埋込領域及びコレクタ引出領域を経た半導体基板の
厚さ方向を利用しているので、素子の縮小化を阻害して
いる。
更に、コレクタシリーズ抵抗及びコレクタと半導体基板
間の寄生容量の低減が難しい。
間の寄生容量の低減が難しい。
本発明は、このような事情により成されたもので、横型
バイポーラ型半導体素子を微細化すると共に、寄生素子
や寄生容量を低減して、高速化と高集積化を図ることを
目的とする。
バイポーラ型半導体素子を微細化すると共に、寄生素子
や寄生容量を低減して、高速化と高集積化を図ることを
目的とする。
（課題を解決するための手段）
第１導電形を示す半導体基板に形成する突出するメサ状
部と、この突出するメサ状部と半導体基板の境界を囲み
かつ半導体基板に重ねて形成する選択絶縁物層と、ここ
に積層して配置する第１導電形の不純物を含む第１の多
結晶層と、メサ状部の一方の側壁部に形成し第１の多結
晶層に接続する第１導電形のベース領域と、このベース
領域内に形成する第２導電形のエミッタ領域と、メサ状
部の他方の側壁部に設けるコレクタ領域と、このコレク
タ領域に接続する第２導電形の不純物を含む第２の多結
晶層と、メサ状部の他方の側壁に形成され多結晶層に接
続するコレクタ領域と、メサ状部の頂部及び、第１と第
２の多結晶層を被覆する他の絶縁物層と、この他の絶縁
物層に重なりかつエミッタ領域に接続する第２導電形の
不純物を含む第２の多結晶層に本発明に係わるバイポー
ラ型半導体装置の特徴がある。
部と、この突出するメサ状部と半導体基板の境界を囲み
かつ半導体基板に重ねて形成する選択絶縁物層と、ここ
に積層して配置する第１導電形の不純物を含む第１の多
結晶層と、メサ状部の一方の側壁部に形成し第１の多結
晶層に接続する第１導電形のベース領域と、このベース
領域内に形成する第２導電形のエミッタ領域と、メサ状
部の他方の側壁部に設けるコレクタ領域と、このコレク
タ領域に接続する第２導電形の不純物を含む第２の多結
晶層と、メサ状部の他方の側壁に形成され多結晶層に接
続するコレクタ領域と、メサ状部の頂部及び、第１と第
２の多結晶層を被覆する他の絶縁物層と、この他の絶縁
物層に重なりかつエミッタ領域に接続する第２導電形の
不純物を含む第２の多結晶層に本発明に係わるバイポー
ラ型半導体装置の特徴がある。
（作 用）
このように本発明のバイポーラ型半導体装置では、リソ
グラフィ技術及びＲＩＥ技術などにより半導体基板に微
細な例えばｌμｓ平方のメサ状部を設け、この向合った
側壁の一方にエミッタ領域ベース領域と、他方にコレク
タ領域を形成する。このメサ状部の向合った側壁即ち半
導体基板の厚さ方向に沿った方向を利用して、形成する
不純物領域間の影響を避けるように配慮した。
グラフィ技術及びＲＩＥ技術などにより半導体基板に微
細な例えばｌμｓ平方のメサ状部を設け、この向合った
側壁の一方にエミッタ領域ベース領域と、他方にコレク
タ領域を形成する。このメサ状部の向合った側壁即ち半
導体基板の厚さ方向に沿った方向を利用して、形成する
不純物領域間の影響を避けるように配慮した。
この結果、バイポーラ型半導体装置の微細化及び高集積
化を図ると共に、トランジスタに必要な特性をメサ状部
の高さを調整することにより得る他に、コレクタ領域を
従来のように半導体基板の厚さ方向に引出さずに形成で
きる。従って、コレクタシリーズ抵抗及びコレクタと半
導体基板間の寄生容量が低減できるので高速化が達成さ
れた。
化を図ると共に、トランジスタに必要な特性をメサ状部
の高さを調整することにより得る他に、コレクタ領域を
従来のように半導体基板の厚さ方向に引出さずに形成で
きる。従って、コレクタシリーズ抵抗及びコレクタと半
導体基板間の寄生容量が低減できるので高速化が達成さ
れた。
（実施例）
第１図Ｃ参照の断面図を参照して本発明に係わる一実施
例としてＮＰＮ型バイポーラ型トランジスタを説明する
。
例としてＮＰＮ型バイポーラ型トランジスタを説明する
。
Ｂを１０１４〜”／ｃｃ含むＰ型シリコン半導体基板１
にエピタキシャル成長法またはイオン注入法によりｓｂ
またはＡｓを１０１９〜１０”／ｃｃ程度含有したＮ型
コレクタ層２を１．０−の厚さに形成後、この表面付近
に酸化シリコン層３を公知の熱酸化法または化学的気相
成長法により１．０μｓ程度形成する。次に通常のりソ
クラフィ技術とＣＦ、とＨ２のガスによるＲＩＥ工程に
より酸化シリコン層３を約１−の幅にエツチングして第
１図ａの断面構造が得られる。
にエピタキシャル成長法またはイオン注入法によりｓｂ
またはＡｓを１０１９〜１０”／ｃｃ程度含有したＮ型
コレクタ層２を１．０−の厚さに形成後、この表面付近
に酸化シリコン層３を公知の熱酸化法または化学的気相
成長法により１．０μｓ程度形成する。次に通常のりソ
クラフィ技術とＣＦ、とＨ２のガスによるＲＩＥ工程に
より酸化シリコン層３を約１−の幅にエツチングして第
１図ａの断面構造が得られる。
更に、酸化シリコン層３をマスクとしてＮ型コレクタ層
２を等方性エツチングまたは異方性エツチング（ＣＦ４
とＨ２のガス使用）処理により Ｐ型シリコン半導体基
板ｌに達するまで除去して第１図すに明らかなようなＮ
型コレクタ層２と酸化シリコン層３からなる突出するメ
サ状部４が形成される。
２を等方性エツチングまたは異方性エツチング（ＣＦ４
とＨ２のガス使用）処理により Ｐ型シリコン半導体基
板ｌに達するまで除去して第１図すに明らかなようなＮ
型コレクタ層２と酸化シリコン層３からなる突出するメ
サ状部４が形成される。
次に、Ｐ型シリコン半導体基板ｌの厚さ方向に沿ったメ
サ部４の側壁部に酸化シリコン層５を５００人〜１００
０λ程度被覆するために熱酸化雰囲気にさらしてから、
酸素を透過しない窒化珪素層６を１０００人〜２０００
Ａ程度減圧気相成長法（Ｌｏｗ Ｐｒｅ−ｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により堆積する（第１図Ｃ参照）。引続きシリコ
ン半導体基板１全表面に堆積した窒化珪素層６のパター
ニング処理をＲＩＥ工程により行って、第１図Ｃにある
ようにメサ状部４の側壁部を除いて除去する。
サ部４の側壁部に酸化シリコン層５を５００人〜１００
０λ程度被覆するために熱酸化雰囲気にさらしてから、
酸素を透過しない窒化珪素層６を１０００人〜２０００
Ａ程度減圧気相成長法（Ｌｏｗ Ｐｒｅ−ｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により堆積する（第１図Ｃ参照）。引続きシリコ
ン半導体基板１全表面に堆積した窒化珪素層６のパター
ニング処理をＲＩＥ工程により行って、第１図Ｃにある
ようにメサ状部４の側壁部を除いて除去する。
更に、通常の熱酸化処理工程により露出したＰ型シリコ
ン半導体基板１表面から内部及び外部に向けて選択酸化
物層７（酸化シリコン）を第１図ｄに示すように３００
０λ〜５０００ Ａ形成する。
ン半導体基板１表面から内部及び外部に向けて選択酸化
物層７（酸化シリコン）を第１図ｄに示すように３００
０λ〜５０００ Ａ形成する。
ここでトランジスタに不可欠な３領域形成にとって不要
な窒化珪素層６をＣＯ２法［ケミカルドライエツチング
（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ） ：
マグネトロン管により形成したプラズマから離れた位置
に移したラジカルによりエツチングする方法コにより、
酸化コレクタ層５をフッ酸による等方性エツチングで除
去後、第１図ｅに明らかなように減圧化学的気相成長法
により突出するメサ状部４表面に沿って第１多結晶珪素
Ｍ８を左左＝葺共式堆積後、レジスト層９塗布する。
な窒化珪素層６をＣＯ２法［ケミカルドライエツチング
（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ） ：
マグネトロン管により形成したプラズマから離れた位置
に移したラジカルによりエツチングする方法コにより、
酸化コレクタ層５をフッ酸による等方性エツチングで除
去後、第１図ｅに明らかなように減圧化学的気相成長法
により突出するメサ状部４表面に沿って第１多結晶珪素
Ｍ８を左左＝葺共式堆積後、レジスト層９塗布する。
次に、メサ状部４表面が露出するまで酸素プラズマＭ／
Ｃ（Ｍａｃｈｉｎｅ）でレジスト層９をエツチングして
第１図ｅに示す形状とする。更に、ＲＩＥ法によるエッ
チバック法により第１多結晶珪素層８を除去してＰ型シ
リコン半導体基板ｌを露出させて、選択酸化物層７に平
行な部分だけとする。
Ｃ（Ｍａｃｈｉｎｅ）でレジスト層９をエツチングして
第１図ｅに示す形状とする。更に、ＲＩＥ法によるエッ
チバック法により第１多結晶珪素層８を除去してＰ型シ
リコン半導体基板ｌを露出させて、選択酸化物層７に平
行な部分だけとする。
ここでベース領域の形成工程に移行する。即ち、通常の
りソグラフィ法により第１図ｆに明らかなように突出し
たメサ状部４の半分と第１多結晶珪素層８部分をレジス
ト層１０によりマスクして、突出したメサ状部４の側壁
部Ａに斜め方向からＢを加速電圧３０〜５０ＫｅＶでイ
オン注入して、０．３．程度かつ、表面濃度が１０”／
ｃｃ程度のベース領域１１を形成するが、第１多結晶珪
素層８にもＰ型不純物Ｂが導入される（第１図ｆ参照）
。
りソグラフィ法により第１図ｆに明らかなように突出し
たメサ状部４の半分と第１多結晶珪素層８部分をレジス
ト層１０によりマスクして、突出したメサ状部４の側壁
部Ａに斜め方向からＢを加速電圧３０〜５０ＫｅＶでイ
オン注入して、０．３．程度かつ、表面濃度が１０”／
ｃｃ程度のベース領域１１を形成するが、第１多結晶珪
素層８にもＰ型不純物Ｂが導入される（第１図ｆ参照）
。
更に、ベース領域１１形成工程時とは逆方向にメサ状部
４の半分と第１多結晶珪素層８部分にレジスト層１２を
被覆後突出したメサ状部４の側壁部Ｂに斜め方向からヒ
素またはリンを加速電圧３０〜５０にｅＶでイオン注入
して、第１図ｇに示すように半導体基板１の表面に沿っ
た方向の深さがほぼ０．３ｐかつ、表面濃度が約１０°
””／ｃｃのコレクタ領域１３が形成される。この工程
で第１多結晶珪素層８部分にはヒ素またはリンが導入さ
れるので第２多結晶珪素層１４が形成されることになる
。
４の半分と第１多結晶珪素層８部分にレジスト層１２を
被覆後突出したメサ状部４の側壁部Ｂに斜め方向からヒ
素またはリンを加速電圧３０〜５０にｅＶでイオン注入
して、第１図ｇに示すように半導体基板１の表面に沿っ
た方向の深さがほぼ０．３ｐかつ、表面濃度が約１０°
””／ｃｃのコレクタ領域１３が形成される。この工程
で第１多結晶珪素層８部分にはヒ素またはリンが導入さ
れるので第２多結晶珪素層１４が形成されることになる
。
次に熱酸化法または化学的気相成長法により第１多結晶
珪素層８部分及び第２多結晶珪素層１４に酸化シリコン
層１５を被覆するが、引続いてレジストを利用するエッ
チバック法により突出したメサ状部４の側壁部Ａ、Ｂの
一部を露出させて（第１図り参照）、エミッタ領域の形
成工程に入る。この工程により露出したベース領域１１
と共にメサ状部４頂部に形成した酸化コレクタ層３にま
たがってリンまたはヒ素を１０″’／ｃｃ程度含有した
第３多結晶珪素層１６を減圧化学的気相成長法により堆
積してから、含有不純物をベース領域ｌｌ内に拡散して
深さ約０．１−エミッタ領域１７を形成する。この第３
多結晶珪素層１６は、エミッタ領域１７の電極の役割を
果たす（第１図ｉ参照）、ベース領域１１及びコレクタ
領域１３に接続する第１〜第３多結晶珪素層８．１２．
１６の適当な位置に導電性金属からなる電極（図示せず
）を設置するのは常法通りであるが、表面安定層として
ＰＳＧ （Ｐｈｏｓｐｈｏｒ ５ｉｌｉｃａｔｅＧｌａ
ｓｓ）層やＰＳＧ層とＳｉＮ層の積層体などを設ける。
珪素層８部分及び第２多結晶珪素層１４に酸化シリコン
層１５を被覆するが、引続いてレジストを利用するエッ
チバック法により突出したメサ状部４の側壁部Ａ、Ｂの
一部を露出させて（第１図り参照）、エミッタ領域の形
成工程に入る。この工程により露出したベース領域１１
と共にメサ状部４頂部に形成した酸化コレクタ層３にま
たがってリンまたはヒ素を１０″’／ｃｃ程度含有した
第３多結晶珪素層１６を減圧化学的気相成長法により堆
積してから、含有不純物をベース領域ｌｌ内に拡散して
深さ約０．１−エミッタ領域１７を形成する。この第３
多結晶珪素層１６は、エミッタ領域１７の電極の役割を
果たす（第１図ｉ参照）、ベース領域１１及びコレクタ
領域１３に接続する第１〜第３多結晶珪素層８．１２．
１６の適当な位置に導電性金属からなる電極（図示せず
）を設置するのは常法通りであるが、表面安定層として
ＰＳＧ （Ｐｈｏｓｐｈｏｒ ５ｉｌｉｃａｔｅＧｌａ
ｓｓ）層やＰＳＧ層とＳｉＮ層の積層体などを設ける。
本発明に係わるバイポーラ型半導体装置は、従来のよう
に半導体基板の縦方向に延びたコレクタ引出部が必要で
ないので、高集積化が可能になると共に、コレクタと半
導体基板間の寄生容量とコレクタシリーズ（Ｓｅｒｉｅ
ｓ）抵抗などの寄生素子が大幅に減少するので、バイポ
ーラ型半導体装置の高速動作が可能になる。
に半導体基板の縦方向に延びたコレクタ引出部が必要で
ないので、高集積化が可能になると共に、コレクタと半
導体基板間の寄生容量とコレクタシリーズ（Ｓｅｒｉｅ
ｓ）抵抗などの寄生素子が大幅に減少するので、バイポ
ーラ型半導体装置の高速動作が可能になる。
【図面の簡単な説明】
第１図ａ −ｉは本発明に係わる一実施例の各工程を示
す断面図、第２図及び第３図は従来のバイポーラ型半導
体装置の断面図である。 １・・・半導体基板 ２・・・コレクタ層３．
５．１５・・・酸化コレクタ層 ４・・・メサ状部 ６・・・窒化珪素層７・
・・選択酸化物層
す断面図、第２図及び第３図は従来のバイポーラ型半導
体装置の断面図である。 １・・・半導体基板 ２・・・コレクタ層３．
５．１５・・・酸化コレクタ層 ４・・・メサ状部 ６・・・窒化珪素層７・
・・選択酸化物層
Claims (1)
- 第１導電形を示す半導体基板に形成する突出するメサ状
部と、この突出するメサ状部と半導体基板の境界を囲み
かつ半導体基板に重ねて形成する選択絶縁物層と、ここ
に積層して配置する第１導電形の不純物を含む第１の多
結晶層と、メサ状部の一方の側壁部に形成し第１の多結
晶層に接続する第１導電形のベース領域と、このベース
領域内に形成する第２導電形のエミッタ領域と、メサ状
部の他方の側壁部に設けるコレクタ領域と、このコレク
タ領域に接続する第２導電形の不純物を含む第２の多結
晶層と、メサ状部の頂部及び、第１と第２の多結晶層を
被覆する他の絶縁物層と、この他の絶縁物層に重なりか
つエミッタ領域に接続する第２導電形の不純物を含む第
２の多結晶層を具備することを特徴とするバイポーラ型
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176236A JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
| US07/548,609 US5065210A (en) | 1989-07-07 | 1990-07-05 | Lateral transistor structure for bipolar semiconductor integrated circuits |
| KR1019900010152A KR940004452B1 (ko) | 1989-07-07 | 1990-07-05 | 바이폴라형 반도체장치 |
| EP90112934A EP0406883B1 (en) | 1989-07-07 | 1990-07-06 | Bipolar type semiconductor device and method of making same |
| DE69022308T DE69022308T2 (de) | 1989-07-07 | 1990-07-06 | Bipolare Halbleitervorrichtung und Verfahren zu deren Herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176236A JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340436A true JPH0340436A (ja) | 1991-02-21 |
| JPH0812866B2 JPH0812866B2 (ja) | 1996-02-07 |
Family
ID=16010020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176236A Expired - Fee Related JPH0812866B2 (ja) | 1989-07-07 | 1989-07-07 | バイポーラ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5065210A (ja) |
| EP (1) | EP0406883B1 (ja) |
| JP (1) | JPH0812866B2 (ja) |
| KR (1) | KR940004452B1 (ja) |
| DE (1) | DE69022308T2 (ja) |
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| US5194926A (en) * | 1991-10-03 | 1993-03-16 | Motorola Inc. | Semiconductor device having an inverse-T bipolar transistor |
| US5341023A (en) * | 1992-06-18 | 1994-08-23 | International Business Machines Corporation | Novel vertical-gate CMOS compatible lateral bipolar transistor |
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| US5607865A (en) * | 1995-01-27 | 1997-03-04 | Goldstar Electron Co., Ltd. | Structure and fabrication method for a thin film transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241167A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置とその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688073A (en) * | 1981-03-30 | 1987-08-18 | Goth George R | Lateral device structures using self-aligned fabrication techniques |
| US4764799A (en) * | 1985-05-28 | 1988-08-16 | International Business Machines Corporation | Stud-defined integrated circuit structure |
| US4738624A (en) * | 1987-04-13 | 1988-04-19 | International Business Machines Corporation | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor |
| JP2565162B2 (ja) * | 1987-05-21 | 1996-12-18 | ソニー株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| JPS63292673A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 横型バイポ−ラトランジスタ |
| JPH0626216B2 (ja) * | 1987-06-02 | 1994-04-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0306213A3 (en) * | 1987-09-02 | 1990-05-30 | AT&T Corp. | Submicron bipolar transistor with edge contacts |
| US4860077A (en) * | 1987-09-28 | 1989-08-22 | Motorola, Inc. | Vertical semiconductor device having a sidewall emitter |
-
1989
- 1989-07-07 JP JP1176236A patent/JPH0812866B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-05 KR KR1019900010152A patent/KR940004452B1/ko not_active Expired - Fee Related
- 1990-07-05 US US07/548,609 patent/US5065210A/en not_active Expired - Lifetime
- 1990-07-06 DE DE69022308T patent/DE69022308T2/de not_active Expired - Fee Related
- 1990-07-06 EP EP90112934A patent/EP0406883B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241167A (ja) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022308D1 (de) | 1995-10-19 |
| DE69022308T2 (de) | 1996-03-14 |
| EP0406883A3 (en) | 1992-01-22 |
| EP0406883B1 (en) | 1995-09-13 |
| EP0406883A2 (en) | 1991-01-09 |
| KR940004452B1 (ko) | 1994-05-25 |
| KR910003806A (ko) | 1991-02-28 |
| US5065210A (en) | 1991-11-12 |
| JPH0812866B2 (ja) | 1996-02-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |