JPH01171276A - 薄膜トランジスターの製造方法 - Google Patents
薄膜トランジスターの製造方法Info
- Publication number
- JPH01171276A JPH01171276A JP32919687A JP32919687A JPH01171276A JP H01171276 A JPH01171276 A JP H01171276A JP 32919687 A JP32919687 A JP 32919687A JP 32919687 A JP32919687 A JP 32919687A JP H01171276 A JPH01171276 A JP H01171276A
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- JP
- Japan
- Prior art keywords
- type
- gate electrode
- thin film
- source
- semiconductor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
援帆九見
本発明は薄膜トランジスター、特にＰチャンネルＭＯＳ
型薄膜トランジスターの改良製造方法に関する。
型薄膜トランジスターの改良製造方法に関する。
従来政権
従来、ＰチャンネルＭＯＳ型薄膜トランジスターは一般
に第１図に示すようにガラス板のような絶縁基板１上に
ｐｏｌｙ−５ｉ、 ａ−５ｉ （アモルファスＳｉ）等
のＳｉ半導体活性層２を形成し［第１図■］、その表面
を熱酸化してＳｉｎ、のゲート酸化膜３を形成し［第１
図■］、更に全体にゲート電極用Ｓｉ半導体膜４を形成
し［第１図■コ、この膜に塗布拡散法又は気相拡散法で
Ｎ型不純物を拡散して低抵抗化し［第１図■］、この低
抵抗膜４をパターンニングしてゲート電極４′を形成し
［第１図■］、引続きレジスト５を残したままイオン注
入法（矢印７はイオン注入）によりゲート酸化膜３を通
して活性層２中にＰ型不純物をドープすることによりソ
ース・ドレイン領域６を形成し［第１図■］、レジスト
除去後、酸化雰囲気中で活性化し［第１図■］、以下図
示していないが、常法によりＳｉＯ□の眉間絶縁膜及び
コンタクトホール及びＡＱのような金属電極を形成する
ことにより製造されている。
に第１図に示すようにガラス板のような絶縁基板１上に
ｐｏｌｙ−５ｉ、 ａ−５ｉ （アモルファスＳｉ）等
のＳｉ半導体活性層２を形成し［第１図■］、その表面
を熱酸化してＳｉｎ、のゲート酸化膜３を形成し［第１
図■］、更に全体にゲート電極用Ｓｉ半導体膜４を形成
し［第１図■コ、この膜に塗布拡散法又は気相拡散法で
Ｎ型不純物を拡散して低抵抗化し［第１図■］、この低
抵抗膜４をパターンニングしてゲート電極４′を形成し
［第１図■］、引続きレジスト５を残したままイオン注
入法（矢印７はイオン注入）によりゲート酸化膜３を通
して活性層２中にＰ型不純物をドープすることによりソ
ース・ドレイン領域６を形成し［第１図■］、レジスト
除去後、酸化雰囲気中で活性化し［第１図■］、以下図
示していないが、常法によりＳｉＯ□の眉間絶縁膜及び
コンタクトホール及びＡＱのような金属電極を形成する
ことにより製造されている。
且−一枚
本発明の目的は従来法に比べて工程を簡略化したＰチャ
ンネルＭＯＳ型薄膜トランジスターの製造方法を提供す
ることである。
ンネルＭＯＳ型薄膜トランジスターの製造方法を提供す
ることである。
且−一皮
本発明方法は絶縁基板上にＳｉ半導体活性層、ＳｉＯ□
ゲート酸化膜及びゲート電極用Ｓｉ半導体膜を順次形成
した後、Ｎ型ゲート電極及びＰ型ソース・ドレイン領域
を順次形成する工程を含むＰチャンネルＭＯＳ型薄膜ト
ランジスターの製造方法において、Ｎ型ゲート電極の形
成及びＰ型ソース・ドレイン領域の形成を、前者の場合
はゲート電極にＰ型不純物よりもＮ型不純物が多く入る
ように、ゲート電極用半導体膜に直接、また後者の場合
は活性層のソース・ドレイン領域となる部分にゲート酸
化膜を介して間接的に。
ゲート酸化膜及びゲート電極用Ｓｉ半導体膜を順次形成
した後、Ｎ型ゲート電極及びＰ型ソース・ドレイン領域
を順次形成する工程を含むＰチャンネルＭＯＳ型薄膜ト
ランジスターの製造方法において、Ｎ型ゲート電極の形
成及びＰ型ソース・ドレイン領域の形成を、前者の場合
はゲート電極にＰ型不純物よりもＮ型不純物が多く入る
ように、ゲート電極用半導体膜に直接、また後者の場合
は活性層のソース・ドレイン領域となる部分にゲート酸
化膜を介して間接的に。
２種の異なる不純物の連続イオン注入によって行なうこ
とを特徴とするものである。
とを特徴とするものである。
このように本発明方法はゲート電極形成時のＳｉ半導体
層のＮ型不純物による低抵抗化（以下Ｎ型低抵抗化とい
う）と活性層のＰ型不純物によるソース・・ドレイン領
域の形成とをイオン注入法により連続的に行なうことに
より工程を簡略化したものである。
層のＮ型不純物による低抵抗化（以下Ｎ型低抵抗化とい
う）と活性層のＰ型不純物によるソース・・ドレイン領
域の形成とをイオン注入法により連続的に行なうことに
より工程を簡略化したものである。
本発明方法を第２図の工程図に従って具体的に説明する
と、まずガラス板等の絶縁基板１上り、ニーｐｏｌｙ−
３ｉ等（７）ＳＬ半導体を減圧ＣＶＤ法（例えば５ｉｔ
（、流量４０ｓｃｃＭ、真空度０ 、５ｔｏｒｒ、及び
温度６３０°Ｃの条件）等で例えば厚さ２０００人程度
に堆積させてＳＬ半導体活性膜を形成した後、フォトリ
ソグラフィー・エツチング法によりパターンニングして
Ｓｉ半導体活性層２を形成する［第２図■コ。引続き熱
酸化により活性層２の表面に厚さ１５００人程度の５ｉ
ｎ２からなるゲート酸化膜３を形成する［第２図■］。
と、まずガラス板等の絶縁基板１上り、ニーｐｏｌｙ−
３ｉ等（７）ＳＬ半導体を減圧ＣＶＤ法（例えば５ｉｔ
（、流量４０ｓｃｃＭ、真空度０ 、５ｔｏｒｒ、及び
温度６３０°Ｃの条件）等で例えば厚さ２０００人程度
に堆積させてＳＬ半導体活性膜を形成した後、フォトリ
ソグラフィー・エツチング法によりパターンニングして
Ｓｉ半導体活性層２を形成する［第２図■コ。引続き熱
酸化により活性層２の表面に厚さ１５００人程度の５ｉ
ｎ２からなるゲート酸化膜３を形成する［第２図■］。
更に全面に、ゲート電極となるｐｏｌｙ−３ｉ等のＳＬ
半導体を活性層の場合と同様、ＣＶＤ法等で厚さ４００
０人程度に堆積せしめてＳｉ半導体膜４を形成する［第
２図■］。
半導体を活性層の場合と同様、ＣＶＤ法等で厚さ４００
０人程度に堆積せしめてＳｉ半導体膜４を形成する［第
２図■］。
従来はこの時点でＳｉ半導体膜４のＮ型低抵抗化を行な
っていたのであるが、本発明ではフォトリソグラフィー
・エツチング法によりそのままパターンニングを行なう
。このパターニングはＳｉ半導体膜４だけとし、ゲート
酸化膜３はそのまま残す。レジスト除去後［第２図■］
、本発明の特徴である連続イオン注入を行なう。まずＰ
型不純物として例えばＢ＋を例えばエネルギー６０Ｋｅ
Ｖ及びドース量３ Ｘｌ０１ｓ／ｃｏ？（７）条件で注
入シ、引続きＮ型不純物として例えばＡｓ”を例えばエ
ネルギー５０ＫｅＶ及びドース量５ Ｘ １０”、／ｃ
Ｊの条件で注入する。この連続注入により活性層２のソ
ース・ドレイン領域となる部分にはＢ４が選択的に注入
される結果（Ａｓ＋はソース・ドレイン領域上の５ｉｎ
２膜でブロッキングされる。）活性層２にはソース・ド
レイン領域７が形成され一方、Ｓｉ半導体層４にはＢ＋
及びＡｓ″″の両者が注入されるが、これら不純物のド
ーズ量は前述のようにＡｓ’＞Ｂ”＆したので、Ｓｉ半
導体膜４内では先に注入されたＢｏが後から注入された
Ａｓ”によってコンペンゼートされてＮ型低抵抗化する
結果、Ｎ型ゲート電極４′が形成される（６′は８′″
及びＡｓ″″連続イオン注入）［第２図■コ。なおこの
イオン注入工程ではＰ型不純物としてはＢｏが、またＮ
型不純物としてはＡｓ＋の他、Ｓｂ′″ Ｐ ＋が使用
できる。ゲート酸化膜の厚さはソース・ドレイン領域と
なる部分で２００〜４０００人の範囲が好ましい。不純
物の注入順序は勿論、前記とは逆でも構わない。また不
純物ドーズ量はＮ型不純物〉Ｐ型不純物の条件を満足す
ればいかなる値でもよいが、通常はＮ型不純物ドーズ量
１×１０１５〜Ｉ ＸＩＯ”／ａ（、Ｐ型不純物ドーズ
量５Ｘ１０″４〜５ ＸＩＯ”／ｃｄの範囲である。
っていたのであるが、本発明ではフォトリソグラフィー
・エツチング法によりそのままパターンニングを行なう
。このパターニングはＳｉ半導体膜４だけとし、ゲート
酸化膜３はそのまま残す。レジスト除去後［第２図■］
、本発明の特徴である連続イオン注入を行なう。まずＰ
型不純物として例えばＢ＋を例えばエネルギー６０Ｋｅ
Ｖ及びドース量３ Ｘｌ０１ｓ／ｃｏ？（７）条件で注
入シ、引続きＮ型不純物として例えばＡｓ”を例えばエ
ネルギー５０ＫｅＶ及びドース量５ Ｘ １０”、／ｃ
Ｊの条件で注入する。この連続注入により活性層２のソ
ース・ドレイン領域となる部分にはＢ４が選択的に注入
される結果（Ａｓ＋はソース・ドレイン領域上の５ｉｎ
２膜でブロッキングされる。）活性層２にはソース・ド
レイン領域７が形成され一方、Ｓｉ半導体層４にはＢ＋
及びＡｓ″″の両者が注入されるが、これら不純物のド
ーズ量は前述のようにＡｓ’＞Ｂ”＆したので、Ｓｉ半
導体膜４内では先に注入されたＢｏが後から注入された
Ａｓ”によってコンペンゼートされてＮ型低抵抗化する
結果、Ｎ型ゲート電極４′が形成される（６′は８′″
及びＡｓ″″連続イオン注入）［第２図■コ。なおこの
イオン注入工程ではＰ型不純物としてはＢｏが、またＮ
型不純物としてはＡｓ＋の他、Ｓｂ′″ Ｐ ＋が使用
できる。ゲート酸化膜の厚さはソース・ドレイン領域と
なる部分で２００〜４０００人の範囲が好ましい。不純
物の注入順序は勿論、前記とは逆でも構わない。また不
純物ドーズ量はＮ型不純物〉Ｐ型不純物の条件を満足す
ればいかなる値でもよいが、通常はＮ型不純物ドーズ量
１×１０１５〜Ｉ ＸＩＯ”／ａ（、Ｐ型不純物ドーズ
量５Ｘ１０″４〜５ ＸＩＯ”／ｃｄの範囲である。
以下、従来と同様、酸化雰囲気中で活性化後［第２図■
］、常法に従ってＳｉＯ□層間絶縁膜、コンタクトホー
ル及び金属（通常１）電極の形成を行なって本発明プロ
セスが完了する。
］、常法に従ってＳｉＯ□層間絶縁膜、コンタクトホー
ル及び金属（通常１）電極の形成を行なって本発明プロ
セスが完了する。
羞−一果
本発明のＰチャンネルＭＯＳ型薄膜トランジスターの製
造方法は以上の如くゲート電極形成時のＮ型不純物によ
るＳｉ半導体膜のＮ型低抵抗化と活性層のＰ型不純物に
よるソース・ドレイン領域の形成とをイオン注入法によ
り連続的に行なうので、従来よりも工程を簡略化するこ
とができる。
造方法は以上の如くゲート電極形成時のＮ型不純物によ
るＳｉ半導体膜のＮ型低抵抗化と活性層のＰ型不純物に
よるソース・ドレイン領域の形成とをイオン注入法によ
り連続的に行なうので、従来よりも工程を簡略化するこ
とができる。
第１図及び第２図は夫々従来及び本発明のＰチャンネル
ＭＯＳ型薄膜トランジスターの一例の製造工程図である
。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層３・・
・ゲート酸化膜 ４・・・Ｓｉ半導体膜４′・・・ゲ
ート電極 ５・・・レジス トロ・・・イオン注入
６′・・・連続イオン注入７・・・ソース・ドレ
イン領域 第 １図 と ｔ
ＭＯＳ型薄膜トランジスターの一例の製造工程図である
。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層３・・
・ゲート酸化膜 ４・・・Ｓｉ半導体膜４′・・・ゲ
ート電極 ５・・・レジス トロ・・・イオン注入
６′・・・連続イオン注入７・・・ソース・ドレ
イン領域 第 １図 と ｔ
Claims (1)
- １、絶縁基板上にＳｉ半導体活性層、ＳｉＯ＿２ゲート
酸化膜及びゲート電極用Ｓｉ半導体膜を順次形成した後
、Ｎ型ゲート電極及びＰ型ソース・ドレイン領域を順次
形成する工程を含むＰチャンネルＭＯＳ型薄膜トランジ
スターの製造方法において、Ｎ型ゲート電極の形成及び
Ｐ型ソース・ドレイン領域の形成を、前者の場合はゲー
ト電極にＰ型不純物よりもＮ型不純物が多く入るように
、ゲート電極用半導体膜に直接、また後者の場合は活性
層のソース・ドレイン領域となる部分にゲート酸化膜を
介して間接的に、２種の異なる不純物の連続イオン注入
によって行なうことを特徴とする薄膜トランジスターの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32919687A JPH01171276A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32919687A JPH01171276A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171276A true JPH01171276A (ja) | 1989-07-06 |
Family
ID=18218727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32919687A Pending JPH01171276A (ja) | 1987-12-25 | 1987-12-25 | 薄膜トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171276A (ja) |
-
1987
- 1987-12-25 JP JP32919687A patent/JPH01171276A/ja active Pending
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