JPH0117255B2 - - Google Patents
Info
- Publication number
- JPH0117255B2 JPH0117255B2 JP56144795A JP14479581A JPH0117255B2 JP H0117255 B2 JPH0117255 B2 JP H0117255B2 JP 56144795 A JP56144795 A JP 56144795A JP 14479581 A JP14479581 A JP 14479581A JP H0117255 B2 JPH0117255 B2 JP H0117255B2
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- wiring
- high melting
- point metal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は高融点金属の表面に薄い被覆層を形成
し、シリコンプロセスとの互換性をもたせた電
極・配線の製造方法に関するものである。
し、シリコンプロセスとの互換性をもたせた電
極・配線の製造方法に関するものである。
絶縁ゲート電界効果形トランジスタ
（MOSFET）の製造においてはゲート電極材料
として当初アルミニウム（Al）が用いられた。
しかしAlの融点は660℃であるため、MOS製造
工程において不可欠なゲート電極をマスクとして
不純物をイオン注入し、その後活性化のため900
〜1000℃程度の熱処理を行う、いわゆる自己整合
法を適用できない。また半導体装置の高密度化、
微細化が進むにつれ、当然電極・配線も微細化さ
れ電流密度が大きくなつて、エレクトロマイグレ
ーシヨンによる断線または短絡現象を引き起こ
す。このような観点から高融点金属である、たと
えばモリブデン（Mo）や、高温で安定な多結晶
シリコン（ポリSi）が用いられるようになつた。
ポリSiは自己整合法が適用でき、表面に良質な酸
化膜を容易に形成できるが、不純物を多量にドー
プしても抵抗率に下限がある（４〜７×10-4Ω−
cm）。高融点金属の抵抗率はそれより約２桁程度
低く耐熱性も高いが、高温における安定な酸化膜
の形成、耐薬品性に問題がある。そこで最近にな
つて高融点金属より抵抗率は約１桁上がるが、多
結晶Siと同様、表面に酸化膜を形成できるシリサ
イドが注目されている。
（MOSFET）の製造においてはゲート電極材料
として当初アルミニウム（Al）が用いられた。
しかしAlの融点は660℃であるため、MOS製造
工程において不可欠なゲート電極をマスクとして
不純物をイオン注入し、その後活性化のため900
〜1000℃程度の熱処理を行う、いわゆる自己整合
法を適用できない。また半導体装置の高密度化、
微細化が進むにつれ、当然電極・配線も微細化さ
れ電流密度が大きくなつて、エレクトロマイグレ
ーシヨンによる断線または短絡現象を引き起こ
す。このような観点から高融点金属である、たと
えばモリブデン（Mo）や、高温で安定な多結晶
シリコン（ポリSi）が用いられるようになつた。
ポリSiは自己整合法が適用でき、表面に良質な酸
化膜を容易に形成できるが、不純物を多量にドー
プしても抵抗率に下限がある（４〜７×10-4Ω−
cm）。高融点金属の抵抗率はそれより約２桁程度
低く耐熱性も高いが、高温における安定な酸化膜
の形成、耐薬品性に問題がある。そこで最近にな
つて高融点金属より抵抗率は約１桁上がるが、多
結晶Siと同様、表面に酸化膜を形成できるシリサ
イドが注目されている。
しかし今後のMOSLSIメモリの微細化、大規
模化を考えた場合、電極・配線の信号伝搬遅延の
問題は非常に大きな問題である。256Kビツト以
上の規模のMOSRAMでは金属シリサイドの抵抗
率でも信号伝搬遅延が問題になるといわれてい
る。従つてMOSの電極・配線として高融点金属
の役割は今後一層重要になると考えられる。しか
し現在より研究されている高融点金属である
Mo，Ｗ，Ta，Tiゲートは、耐熱性を有するた
めSiゲートと同様、自己整合法は適用できるが、
Siゲートプロセスの本質である、高温酸素雰囲
気中にさらして、安定なSiO2をそれ自身の表面
にあるいは他の部分に形成する、H2SO4，
HCl，HNO3，H2O2等の酸洗浄を行うことは全
く不可能である。このことが高融点金属ゲート電
極・配線の実用化を妨げている大きな理由の１つ
である。
模化を考えた場合、電極・配線の信号伝搬遅延の
問題は非常に大きな問題である。256Kビツト以
上の規模のMOSRAMでは金属シリサイドの抵抗
率でも信号伝搬遅延が問題になるといわれてい
る。従つてMOSの電極・配線として高融点金属
の役割は今後一層重要になると考えられる。しか
し現在より研究されている高融点金属である
Mo，Ｗ，Ta，Tiゲートは、耐熱性を有するた
めSiゲートと同様、自己整合法は適用できるが、
Siゲートプロセスの本質である、高温酸素雰囲
気中にさらして、安定なSiO2をそれ自身の表面
にあるいは他の部分に形成する、H2SO4，
HCl，HNO3，H2O2等の酸洗浄を行うことは全
く不可能である。このことが高融点金属ゲート電
極・配線の実用化を妨げている大きな理由の１つ
である。
また金属ゲートが上記の２つの工程をとれない
ことから、Siゲートプロセスで現在行われてい
る、第１図に示すような２層ゲート構造をとるこ
ともできない。ここで１は半導体基板で、２は素
子間分離絶縁膜であり、３はゲート酸化膜であ
る。４は第１層ゲート電極、５は第２層ゲート電
極であり、両ゲート電極は酸化膜６を介して一部
重なつているため素子面積を小さくできる点に特
徴がある。第１図は1Tr.メモリセル構造の１例
であり、４はコンデンサ電極、５はMOSTr.のゲ
ート電極の機能をもつ。
ことから、Siゲートプロセスで現在行われてい
る、第１図に示すような２層ゲート構造をとるこ
ともできない。ここで１は半導体基板で、２は素
子間分離絶縁膜であり、３はゲート酸化膜であ
る。４は第１層ゲート電極、５は第２層ゲート電
極であり、両ゲート電極は酸化膜６を介して一部
重なつているため素子面積を小さくできる点に特
徴がある。第１図は1Tr.メモリセル構造の１例
であり、４はコンデンサ電極、５はMOSTr.のゲ
ート電極の機能をもつ。
さらにMOSLSIメモリの微細化に伴ないゲー
ト酸化膜が100Å程度の厚みになると、高温熱処
理工程において層間絶縁膜たるPSG膜から薄い
酸化膜を通してソース・ドレイン領域へ燐が拡散
し、浅い接合を破壊することが考えられる。そこ
でソース・ドレイン領域上の酸化膜を厚くする工
程がゲート電極形成後に必要となる。しかし高融
点金属をゲート電極・配線とする、従来の電極・
配線構造及びその製造方法では、上記工程は不可
能である。
ト酸化膜が100Å程度の厚みになると、高温熱処
理工程において層間絶縁膜たるPSG膜から薄い
酸化膜を通してソース・ドレイン領域へ燐が拡散
し、浅い接合を破壊することが考えられる。そこ
でソース・ドレイン領域上の酸化膜を厚くする工
程がゲート電極形成後に必要となる。しかし高融
点金属をゲート電極・配線とする、従来の電極・
配線構造及びその製造方法では、上記工程は不可
能である。
本発明は上記の欠点を解決するため抵抗率が高
融点金属シリサイドより低い高融点金属をゲート
電極・配線とする半導体装置においてそのゲート
電極・配線の表面のみに選択的に多結晶Siあるい
は高融点金属シリサイドよりなる保護層を形成す
る方法を提供するもので、半導体装置の製造工程
において酸化および酸洗浄を可能とすることを目
的とするものである。以下図面について本発明を
詳細に説明する。
融点金属シリサイドより低い高融点金属をゲート
電極・配線とする半導体装置においてそのゲート
電極・配線の表面のみに選択的に多結晶Siあるい
は高融点金属シリサイドよりなる保護層を形成す
る方法を提供するもので、半導体装置の製造工程
において酸化および酸洗浄を可能とすることを目
的とするものである。以下図面について本発明を
詳細に説明する。
第２図は本発明のMOSFETの電極・配線構造
を示す断面図である。１は半導体基板で、２は素
子間分離絶縁膜であり、３はゲート酸化膜であ
る。１２は高融点金属よりなるゲート電極であ
り、１３は該電極１２の上面および側面に形成さ
れたポリSiあるいは金属シリサイドあるいは両者
の材料から成る保護層である。
を示す断面図である。１は半導体基板で、２は素
子間分離絶縁膜であり、３はゲート酸化膜であ
る。１２は高融点金属よりなるゲート電極であ
り、１３は該電極１２の上面および側面に形成さ
れたポリSiあるいは金属シリサイドあるいは両者
の材料から成る保護層である。
この構造によればゲート電極１２の上面のみな
らず側面にも保護層１３を有するため、酸洗浄や
酸化工程においてもゲート電極材料である高融点
金属が浸されることがなく、また保護層１３がゲ
ート電極１２の表面に限られているため、内部の
金属の抵抗率を劣化させることがなく素子の高速
動作が維持できる。金属材料としては抵抗率の小
さいこと、耐熱性の高いことが必要であるから、
Mo，Ｗ，Ta，Ti等の高融点金属が最適である。
なお第２図ではソース引出し電極、ドレイン引出
し電極、ゲート引出し電極、層間絶縁膜は省略し
ている。
らず側面にも保護層１３を有するため、酸洗浄や
酸化工程においてもゲート電極材料である高融点
金属が浸されることがなく、また保護層１３がゲ
ート電極１２の表面に限られているため、内部の
金属の抵抗率を劣化させることがなく素子の高速
動作が維持できる。金属材料としては抵抗率の小
さいこと、耐熱性の高いことが必要であるから、
Mo，Ｗ，Ta，Ti等の高融点金属が最適である。
なお第２図ではソース引出し電極、ドレイン引出
し電極、ゲート引出し電極、層間絶縁膜は省略し
ている。
次に本発明の製造法の一実施例を第３図に示
す。ゲート電極・配線材料としてMoをとりあげ
て説明する。すなわち半導体基板１に選択酸化法
により厚い素子間分離絶縁膜２をゲート・ソー
ス・ドレイン部分を除く部分に形成し、その後再
び酸化してゲート酸化膜３を形成する（工程Ａ）。
次にMo膜１４を電子ビーム蒸着法、スパツタ蒸
着法、CVD法により被着させる。本実施例では
電子ビーム蒸着法により3000Å形成した（工程
Ｂ）。尚Mo膜１４と半導体基板１と直接コンタ
クトをとる場合は、工程Ａの次に酸化膜３の所定
の位置に開口部を設ける工程が必要である。次に
通常のリソグラフイとエツチング工程により形成
したゲート電極１２をマスクとしてイオン注入法
で不純物を半導体基板表面にゲート酸化膜３を通
して注入し約1000℃の熱処理を施し、注入不純物
を活性化し、ソース・ドレイン領域７，１１を形
成する（工程Ｃ）。次に全面にSi１５層を形成す
る。本実施例では電子ビーム蒸着法で1000Åの厚
さのSi層を形成した（工程Ｄ）。この場合、後の
工程で非酸化性あるいは酸化性雰囲気で処理され
ることを考えるとピンホールがないことが望まし
い。検討では蒸着時の基板温度を室温から600℃
まで変えて行つたが、基板温度の高い方がピンホ
ールが非常に少ないことがわかつた。本実施例で
は基板温度は500℃とした。尚Si層の形成法は電
子ビーム蒸着法に限定されることなく、スパツタ
法、SiH4，SiCl4その他のシリコンの水素塩化物
等の熱分解法を用いてもよい。次に非酸化性雰囲
気中で熱処理しゲート電極表面のSiのみを金属シ
リサイド１６に変える（工程Ｅ）。この場合Mo
とSiの反応を表面だけに抑えることが必要である
が、これにはMo膜中の不純物酸素が重要な働き
をすることをわれわれは見出した。すなわちMo
膜中に数％〜数十％の酸素をあらかじめ入れてお
き、この上にSi層あるいはシリサイド層が形成さ
れている場合、600℃以上の温度で熱処理すると、
Si―Moあるいはシリサイド―Moの界面に酸素
が偏析しSiO2を形成し、Si―Moあるいはシリサ
イド―Moの反応を抑制する。本実施例では膜中
の酸素量を10％程度としている。次にMoシリサ
イドとSiのエツチング比の大きなドライエツチン
グ法によりSi膜のみを除去し、ゲート電極表面の
みにシリサイドよりなる保護層１６を有する構造
が得られる（工程Ｆ）。
す。ゲート電極・配線材料としてMoをとりあげ
て説明する。すなわち半導体基板１に選択酸化法
により厚い素子間分離絶縁膜２をゲート・ソー
ス・ドレイン部分を除く部分に形成し、その後再
び酸化してゲート酸化膜３を形成する（工程Ａ）。
次にMo膜１４を電子ビーム蒸着法、スパツタ蒸
着法、CVD法により被着させる。本実施例では
電子ビーム蒸着法により3000Å形成した（工程
Ｂ）。尚Mo膜１４と半導体基板１と直接コンタ
クトをとる場合は、工程Ａの次に酸化膜３の所定
の位置に開口部を設ける工程が必要である。次に
通常のリソグラフイとエツチング工程により形成
したゲート電極１２をマスクとしてイオン注入法
で不純物を半導体基板表面にゲート酸化膜３を通
して注入し約1000℃の熱処理を施し、注入不純物
を活性化し、ソース・ドレイン領域７，１１を形
成する（工程Ｃ）。次に全面にSi１５層を形成す
る。本実施例では電子ビーム蒸着法で1000Åの厚
さのSi層を形成した（工程Ｄ）。この場合、後の
工程で非酸化性あるいは酸化性雰囲気で処理され
ることを考えるとピンホールがないことが望まし
い。検討では蒸着時の基板温度を室温から600℃
まで変えて行つたが、基板温度の高い方がピンホ
ールが非常に少ないことがわかつた。本実施例で
は基板温度は500℃とした。尚Si層の形成法は電
子ビーム蒸着法に限定されることなく、スパツタ
法、SiH4，SiCl4その他のシリコンの水素塩化物
等の熱分解法を用いてもよい。次に非酸化性雰囲
気中で熱処理しゲート電極表面のSiのみを金属シ
リサイド１６に変える（工程Ｅ）。この場合Mo
とSiの反応を表面だけに抑えることが必要である
が、これにはMo膜中の不純物酸素が重要な働き
をすることをわれわれは見出した。すなわちMo
膜中に数％〜数十％の酸素をあらかじめ入れてお
き、この上にSi層あるいはシリサイド層が形成さ
れている場合、600℃以上の温度で熱処理すると、
Si―Moあるいはシリサイド―Moの界面に酸素
が偏析しSiO2を形成し、Si―Moあるいはシリサ
イド―Moの反応を抑制する。本実施例では膜中
の酸素量を10％程度としている。次にMoシリサ
イドとSiのエツチング比の大きなドライエツチン
グ法によりSi膜のみを除去し、ゲート電極表面の
みにシリサイドよりなる保護層１６を有する構造
が得られる（工程Ｆ）。
第４図に他の実施例を示す。Mo膜を被着し加
工するまでの工程、すなわち工程Ａ，Ｂ，Ｃは第
３図のＡ，Ｂ，Ｃと全く同じであるので説明を省
略するが、本実施例では工程Ｃの後にMoよりな
るゲート電極１２をSiH4プラズマ雰囲気にさら
し、SiとMoが反応してモリブデンシリサイドを
形成する温度300〜700℃にすると、ゲート電極の
上面及び側面にはモリブデンシリサイド保護層１
６が形成され、それ以外の部分へのSiの堆積は無
視できる程度に小さく、ゲート電極表面にのみ選
択的に保護層１６を形成できる（工程Ｄ）。この
気相と金属の反応を利用したモリブデンシリサイ
ドの選択的形成はSiH4のプラズマ反応を行う。
また高温の酸素雰囲気にさらすことによつて保護
層１６を酸化膜１７に変えることが可能である
（工程Ｅ）。尚第３図，第４図では保護層の形成は
イオン注入の後で行つたが、イオン注入の前でも
よい。
工するまでの工程、すなわち工程Ａ，Ｂ，Ｃは第
３図のＡ，Ｂ，Ｃと全く同じであるので説明を省
略するが、本実施例では工程Ｃの後にMoよりな
るゲート電極１２をSiH4プラズマ雰囲気にさら
し、SiとMoが反応してモリブデンシリサイドを
形成する温度300〜700℃にすると、ゲート電極の
上面及び側面にはモリブデンシリサイド保護層１
６が形成され、それ以外の部分へのSiの堆積は無
視できる程度に小さく、ゲート電極表面にのみ選
択的に保護層１６を形成できる（工程Ｄ）。この
気相と金属の反応を利用したモリブデンシリサイ
ドの選択的形成はSiH4のプラズマ反応を行う。
また高温の酸素雰囲気にさらすことによつて保護
層１６を酸化膜１７に変えることが可能である
（工程Ｅ）。尚第３図，第４図では保護層の形成は
イオン注入の後で行つたが、イオン注入の前でも
よい。
さらに第５図に他の実施例を示す。工程Ａは第
３図工程Ａと同様であり、半導体基板１に選択酸
化法により厚い素子間分離絶縁膜２とゲート酸化
膜３を形成した後、酸素を含むMo膜１４を被着
させ続けてSi膜１８を形成する（工程Ｂ）。本実
施例ではMo膜１４，Si膜１８とも電子ビーム蒸
着法で形成した。膜厚はそれぞれ3000Å，1000Å
とした。次に通常のリングラフイ技術とプラズマ
エツチング技術によるMo層１２とSi保護層１９
からなるゲート電極を形成する（工程Ｃ）。この
時ゲート電極の側面はMoのままである。従つて
工程Ｄに示すように、この側面にのみSiH4のプ
ラズマ反応法によりシリサイド保護層２０を形成
し、ゲート電極の上面はSiよりなり、側面はシリ
サイドよりなる保護層１９，２０を形成すること
ができる。一般にゲート電極の厚みは、その幅に
比較して薄い。よつてゲート電極の上面及び側面
が同じ厚みだけシリサイドになるとすると、上面
におけるシリサイドの形成の方が側面での形成よ
りゲート電極の抵抗率の増加に寄与する割合は大
きい。従つて本実施例によればゲート電極はSi膜
で被覆し、側面だけにシリサイドを形成すること
によつて、抵抗率の増加を抑えることができる。
またゲート電極上面と側面における保護層膜厚を
変えることもできる。さらに、Mo表面はSi膜に
覆われておりリングラフイとプラズマエツチング
工程中にMo表面がレジストやエツチングガスに
ふれない。Si表面はその後酸洗浄できるため汚染
に対しても大きな効果を有する。
３図工程Ａと同様であり、半導体基板１に選択酸
化法により厚い素子間分離絶縁膜２とゲート酸化
膜３を形成した後、酸素を含むMo膜１４を被着
させ続けてSi膜１８を形成する（工程Ｂ）。本実
施例ではMo膜１４，Si膜１８とも電子ビーム蒸
着法で形成した。膜厚はそれぞれ3000Å，1000Å
とした。次に通常のリングラフイ技術とプラズマ
エツチング技術によるMo層１２とSi保護層１９
からなるゲート電極を形成する（工程Ｃ）。この
時ゲート電極の側面はMoのままである。従つて
工程Ｄに示すように、この側面にのみSiH4のプ
ラズマ反応法によりシリサイド保護層２０を形成
し、ゲート電極の上面はSiよりなり、側面はシリ
サイドよりなる保護層１９，２０を形成すること
ができる。一般にゲート電極の厚みは、その幅に
比較して薄い。よつてゲート電極の上面及び側面
が同じ厚みだけシリサイドになるとすると、上面
におけるシリサイドの形成の方が側面での形成よ
りゲート電極の抵抗率の増加に寄与する割合は大
きい。従つて本実施例によればゲート電極はSi膜
で被覆し、側面だけにシリサイドを形成すること
によつて、抵抗率の増加を抑えることができる。
またゲート電極上面と側面における保護層膜厚を
変えることもできる。さらに、Mo表面はSi膜に
覆われておりリングラフイとプラズマエツチング
工程中にMo表面がレジストやエツチングガスに
ふれない。Si表面はその後酸洗浄できるため汚染
に対しても大きな効果を有する。
叙上のように本発明によれば、
(イ) 金属電極・配線の周囲に金属シリサイド層を
形成する場合、電極又は配線を形成する金属内
に予め酸素を含有せしめておき、この金属の表
面のみに金属シリサイド層を形成すること また、 (ロ) 電極または配線の表面に金属シリサイド層を
形成する場合、シランのプラズマ雰囲気内で行
うこと によつて電極または配線の表面に金属シリサイド
層を形成する場合、シリサイド反応は金属表面に
とどまり、内部へ拡散しないようにしうる効果を
有するものである。
形成する場合、電極又は配線を形成する金属内
に予め酸素を含有せしめておき、この金属の表
面のみに金属シリサイド層を形成すること また、 (ロ) 電極または配線の表面に金属シリサイド層を
形成する場合、シランのプラズマ雰囲気内で行
うこと によつて電極または配線の表面に金属シリサイド
層を形成する場合、シリサイド反応は金属表面に
とどまり、内部へ拡散しないようにしうる効果を
有するものである。
さらに次の特徴を有する。
(1) 半導体装置の製造工程においてゲート電極形
成後に酸化性雰囲気にさらせる。またこの時保
護層の一部あるいは全部を酸化膜にかえること
が可能である。
成後に酸化性雰囲気にさらせる。またこの時保
護層の一部あるいは全部を酸化膜にかえること
が可能である。
(2) 半導体装置の製造工程において、高融点金属
電極・配線であるにもかかわらずSiゲートプロ
セスと同様に酸洗浄することが可能である。
電極・配線であるにもかかわらずSiゲートプロ
セスと同様に酸洗浄することが可能である。
(3) 以上の説明はMOSFETを例にとりあげた
が、たとえば保護層を酸化した後絶縁膜として
利用することによつて金属ゲート電極の多層化
を有する半導体装置が形成可能である。
が、たとえば保護層を酸化した後絶縁膜として
利用することによつて金属ゲート電極の多層化
を有する半導体装置が形成可能である。
(4) また高融点金属を配線とする半導体装置にお
いては多層配線も可能となる。
いては多層配線も可能となる。
第１図は二層ゲート構造を有する半導体装置の
一例、第２図は本発明の製造方法による電極構造
の断面図、第３図は本発明の製造方法の一実施
例、第４図、第５図は本発明の他の実施例を示
す。 １……半導体基板、２……素子間分離絶縁膜、
３……ゲート酸化膜、４……第１層ゲート電極、
５……第２層ゲート電極、６……酸化膜、７……
ソース、８……PSG膜、９……ソース引出し電
極、１０……ゲート引出し電極、１１……ドレイ
ン、１２……ゲート電極、１３……保護層、１４
……Mo膜、１５……多結晶Si膜、１６……シリ
サイド保護層、１７……酸化膜、１８……多結晶
Si膜、１９……Si保護層、２０……シリサイド保
護層。
一例、第２図は本発明の製造方法による電極構造
の断面図、第３図は本発明の製造方法の一実施
例、第４図、第５図は本発明の他の実施例を示
す。 １……半導体基板、２……素子間分離絶縁膜、
３……ゲート酸化膜、４……第１層ゲート電極、
５……第２層ゲート電極、６……酸化膜、７……
ソース、８……PSG膜、９……ソース引出し電
極、１０……ゲート引出し電極、１１……ドレイ
ン、１２……ゲート電極、１３……保護層、１４
……Mo膜、１５……多結晶Si膜、１６……シリ
サイド保護層、１７……酸化膜、１８……多結晶
Si膜、１９……Si保護層、２０……シリサイド保
護層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面上に形成された絶縁膜上に数
％乃至数十％の酸素を含む高融点金属層を形成す
る工程と、該高融点金属層を加工し電極・配線を
形成する工程と、全面にシリコン層を形成する工
程と、該シリコン層と該高融点金属層を反応さ
せ、該電極・配線表面に高融点金属層シリサイド
を形成する工程と、残りのシリコン層を除去する
工程を少なくとも含むことを特徴とする電極配線
の製造方法。 ２ 半導体基板表面上に形成された絶縁膜上に数
％乃至数十％の酸素を含む高融点金属層を形成す
る工程と、該高融点金属層を加工し電極・配線を
形成する工程と、シランのプラズマ雰囲気にさら
し、該電極・配線表面にシリコンあるいは金属シ
リサイドを形成する工程を少なくとも含むことを
特徴とする電極配線の製造方法。 ３ 半導体基板表面上に形成された絶縁膜上に数
％乃至数十％の酸素を含む高融点金属層を形成す
る工程と、該高融点金属層表面上にシリコン層を
形成する工程と、これらの層を加工し高融点金属
層とシリコン層の２層からなる電極・配線を形成
する工程と、シランのプラズマ雰囲気にさらし、
該電極・配線の側面に露出した高融点金属の表面
のみを金属シリサイドにかえる工程を少なくとも
含むことを特徴とする電極配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14479581A JPS5846650A (ja) | 1981-09-16 | 1981-09-16 | 電極配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14479581A JPS5846650A (ja) | 1981-09-16 | 1981-09-16 | 電極配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846650A JPS5846650A (ja) | 1983-03-18 |
| JPH0117255B2 true JPH0117255B2 (ja) | 1989-03-29 |
Family
ID=15370625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14479581A Granted JPS5846650A (ja) | 1981-09-16 | 1981-09-16 | 電極配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846650A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193648A (ja) * | 1984-10-15 | 1986-05-12 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030110B2 (ja) * | 1979-07-18 | 1985-07-15 | 富士通株式会社 | 半導体装置およびその製造方法 |
-
1981
- 1981-09-16 JP JP14479581A patent/JPS5846650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846650A (ja) | 1983-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3042857B2 (ja) | ケイ素集積回路に高導電率領域を形成する方法 | |
| JP3704427B2 (ja) | 半導体装置の銅金属配線形成方法 | |
| KR0140379B1 (ko) | 도전 구조체를 반도체 소자내에 선택적으로 인캡슐레이션하기 위한 방법 | |
| JPS62101049A (ja) | シリサイド層の形成方法 | |
| US5518960A (en) | Method of manufacturing a wiring layer including amorphous silicon and refractory metal silicide | |
| JP3626773B2 (ja) | 半導体デバイスの導電層、ｍｏｓｆｅｔ及びそれらの製造方法 | |
| JPH0576177B2 (ja) | ||
| JPS61166075A (ja) | 半導体装置およびその製造方法 | |
| JPH10270380A (ja) | 半導体装置 | |
| JPH06163457A (ja) | 半導体装置およびその製造方法 | |
| JPS59195870A (ja) | 半導体装置 | |
| JPH0228893B2 (ja) | ||
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JP3067433B2 (ja) | 半導体装置の製造方法 | |
| JP3416205B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6011817B2 (ja) | 半導体装置の製造方法 | |
| JPH04266031A (ja) | 半導体装置の製造方法 | |
| JPS5846650A (ja) | 電極配線の製造方法 | |
| JPS61135156A (ja) | 半導体装置およびその製造方法 | |
| JPS6138264B2 (ja) | ||
| JPH0154853B2 (ja) | ||
| JPH0527272B2 (ja) | ||
| JPH0159731B2 (ja) | ||
| JPH0349230A (ja) | 半導体装置とその製造方法 |