JPH01175657A - アドレスバス拡張方式 - Google Patents
アドレスバス拡張方式Info
- Publication number
- JPH01175657A JPH01175657A JP33539687A JP33539687A JPH01175657A JP H01175657 A JPH01175657 A JP H01175657A JP 33539687 A JP33539687 A JP 33539687A JP 33539687 A JP33539687 A JP 33539687A JP H01175657 A JPH01175657 A JP H01175657A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- controller
- acquisition sequence
- address bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、システムバスに接続される既存のＩ／Ｏコ
ントローラを作り変えることなく、システムバスのアド
レスを拡張する方法に関する。
ントローラを作り変えることなく、システムバスのアド
レスを拡張する方法に関する。
コンピュータシステムをグレードアップする時、システ
ムバスのアドレスを拡張する必要がでてくることがある
。この時、ＣＰＵやメモリは当然アドレスの拡張に対応
しなければならないが、ＤＭＡを行なうＩ／Ｏコントロ
ーラ全てを作り直すのは現実的ではない。 従来、この問題への対応として第３図に示すように元の
アドレスの上位ビットＡを取出し、それによって図示さ
れていないテーブルを索引してその内容Ｂをアドレスバ
スの拡張部分に出力するという方法が知られている。
ムバスのアドレスを拡張する必要がでてくることがある
。この時、ＣＰＵやメモリは当然アドレスの拡張に対応
しなければならないが、ＤＭＡを行なうＩ／Ｏコントロ
ーラ全てを作り直すのは現実的ではない。 従来、この問題への対応として第３図に示すように元の
アドレスの上位ビットＡを取出し、それによって図示さ
れていないテーブルを索引してその内容Ｂをアドレスバ
スの拡張部分に出力するという方法が知られている。
しかし、この元のアドレスを用いる方法には次のような
問題点がある。 ■複数のＩ／Ｏコントローラを区別するためには第３図
のＣの部分が元のアドレスのＡの部分と異なっていなけ
ればならず、追加するアドレス線が余分に必要である。 ■−旦、元のアドレスの上位ビットを取出して、それに
よってテーブルを索引するため、アドレスの拡張部分を
生成するために遅れ時間が生じ、バスの転送速度が低下
する恐れがある。 この発明は、必要最小限のアドレス線の追加で、バスの
転送能力を落とすことなくアドレスバスを拡張できる方
式を提供することを目的とする。
問題点がある。 ■複数のＩ／Ｏコントローラを区別するためには第３図
のＣの部分が元のアドレスのＡの部分と異なっていなけ
ればならず、追加するアドレス線が余分に必要である。 ■−旦、元のアドレスの上位ビットを取出して、それに
よってテーブルを索引するため、アドレスの拡張部分を
生成するために遅れ時間が生じ、バスの転送速度が低下
する恐れがある。 この発明は、必要最小限のアドレス線の追加で、バスの
転送能力を落とすことなくアドレスバスを拡張できる方
式を提供することを目的とする。
各Ｉ／Ｏコントローラに対応してアドレスバスの拡張部
分に出力すべき値を保持するレジスタと、バスの獲得シ
ーケンスを監視して次のバス転送を行なうＩ／Ｏコント
ローラを認識するバス獲得シーケンス監視機構とを設け
る。
分に出力すべき値を保持するレジスタと、バスの獲得シ
ーケンスを監視して次のバス転送を行なうＩ／Ｏコント
ローラを認識するバス獲得シーケンス監視機構とを設け
る。
バス獲得シーケンス監視機構は、バスの獲得シーケンス
を監視して次のバス転送を行なうＩ／Ｏコントローラを
認識し、実際のバス転送時にはそのＩ／Ｏコントローラ
に対応したレジスタの値をアドレスバスの拡張部分に出
力するようにしたことにより、追加するアドレス線の本
数を必要最小限にし、かつＩ／Ｏコントローラがアドレ
スを出力するのと同時にアドレスバスの拡張部分にもア
ドレスを出力する。
を監視して次のバス転送を行なうＩ／Ｏコントローラを
認識し、実際のバス転送時にはそのＩ／Ｏコントローラ
に対応したレジスタの値をアドレスバスの拡張部分に出
力するようにしたことにより、追加するアドレス線の本
数を必要最小限にし、かつＩ／Ｏコントローラがアドレ
スを出力するのと同時にアドレスバスの拡張部分にもア
ドレスを出力する。
第１図はこの発明によるアドレスバス拡張方式を適用し
たシステム構成図であり、図において、■は元のシステ
ムバス、２はアドレスバス拡張部分、３はＣＰＵ、４は
メモリ、５−１〜５−ｎはＩ／Ｏコントローラ、６−１
〜６−ｎはレジスタ、７はバス獲得シーケンス監視装置
を示している。 ＣＰＵ３およびメモリ４およびレジスタ６−１〜６−に
はアドレスバスの拡張部分２にも接続されているが、Ｉ
／Ｏコントローラ５−１〜５−ｎはＩ／Ｏバスの拡張部
分には対応していない既存のものである。また、レジス
タ６−１〜６−ｎはＩ／Ｏコントローラ５−１〜５−ｎ
にそれぞれ対応している。 今、仮にＩ／Ｏコントローラ５−ｋがＤＭＡを行なうと
する。まず、ＣＰＵ３はＩ／Ｏコントローラ５−ｋに対
応するレジスタ６−ｋに適当な値を設定しておき、Ｉ／
Ｏコントローラ５−ｋを起動する。その後、バス獲得シ
ーケンスにおいて■／Ｏコントローラ５−ｋがバスマス
ク権を獲得した場合、バス獲得シーケンス監視機構７は
これを認識して、対応するレジスタ６−にの値をアドレ
スバスの拡張部分２に出力する。 第２図は第１図に示すレジスタおよびバス獲得シーケン
ス監視機構の詳細構成図である。図において、８はアド
レスバス拡張部分２への出力バッファ、９はイネーブル
信号、／Ｏはシステムバスインタフェース、１１はメモ
リ、１２は制御回路、１３はラッチ部を示している。こ
こでバスの獲得シーケンスは、各バスマスクが個別のバ
ス要求信号を出力し、バス共通部がそれを受けてバス使
用許可信号をそれぞれのバスマスタに返すことで行なわ
れるものとし、ラッチ部１３と制御回路１２てこのシー
ケンスを監視する。 一方、各１／Ｏコントローラに対応したレジスタには、
メモリ１１を用いる。このメモリ１１は、ＣＰＵ３から
アドレスバス拡張部分２に出力すべき値を設定するため
に、システムバスインタフェース／Ｏを持っている。 ラッチ部１３はバス獲得シーケンス中に出力されるバス
使用許可信号をラッチし、次のバス転送の間保持する。 制御回路１２は、この信号を符号化してメモリのアドレ
スに加えることによって各Ｉ／Ｏコントローラ個別の値
を選択すると同時に、バスマスタがアドレスバス拡張部
分２にアドレスを出力しない既存のＩ／Ｏコントローラ
であることを認識し、アドレスバス拡張部分出力バッフ
ァ８にイネーブル信号９を加えて、メモ１月１の値をア
ドレスバス拡張部分２に出力させる。
たシステム構成図であり、図において、■は元のシステ
ムバス、２はアドレスバス拡張部分、３はＣＰＵ、４は
メモリ、５−１〜５−ｎはＩ／Ｏコントローラ、６−１
〜６−ｎはレジスタ、７はバス獲得シーケンス監視装置
を示している。 ＣＰＵ３およびメモリ４およびレジスタ６−１〜６−に
はアドレスバスの拡張部分２にも接続されているが、Ｉ
／Ｏコントローラ５−１〜５−ｎはＩ／Ｏバスの拡張部
分には対応していない既存のものである。また、レジス
タ６−１〜６−ｎはＩ／Ｏコントローラ５−１〜５−ｎ
にそれぞれ対応している。 今、仮にＩ／Ｏコントローラ５−ｋがＤＭＡを行なうと
する。まず、ＣＰＵ３はＩ／Ｏコントローラ５−ｋに対
応するレジスタ６−ｋに適当な値を設定しておき、Ｉ／
Ｏコントローラ５−ｋを起動する。その後、バス獲得シ
ーケンスにおいて■／Ｏコントローラ５−ｋがバスマス
ク権を獲得した場合、バス獲得シーケンス監視機構７は
これを認識して、対応するレジスタ６−にの値をアドレ
スバスの拡張部分２に出力する。 第２図は第１図に示すレジスタおよびバス獲得シーケン
ス監視機構の詳細構成図である。図において、８はアド
レスバス拡張部分２への出力バッファ、９はイネーブル
信号、／Ｏはシステムバスインタフェース、１１はメモ
リ、１２は制御回路、１３はラッチ部を示している。こ
こでバスの獲得シーケンスは、各バスマスクが個別のバ
ス要求信号を出力し、バス共通部がそれを受けてバス使
用許可信号をそれぞれのバスマスタに返すことで行なわ
れるものとし、ラッチ部１３と制御回路１２てこのシー
ケンスを監視する。 一方、各１／Ｏコントローラに対応したレジスタには、
メモリ１１を用いる。このメモリ１１は、ＣＰＵ３から
アドレスバス拡張部分２に出力すべき値を設定するため
に、システムバスインタフェース／Ｏを持っている。 ラッチ部１３はバス獲得シーケンス中に出力されるバス
使用許可信号をラッチし、次のバス転送の間保持する。 制御回路１２は、この信号を符号化してメモリのアドレ
スに加えることによって各Ｉ／Ｏコントローラ個別の値
を選択すると同時に、バスマスタがアドレスバス拡張部
分２にアドレスを出力しない既存のＩ／Ｏコントローラ
であることを認識し、アドレスバス拡張部分出力バッフ
ァ８にイネーブル信号９を加えて、メモ１月１の値をア
ドレスバス拡張部分２に出力させる。
この発明によれば、バス獲得シーケンス監視機構を設け
てバスマスクとなる既存の■／○コントローラを認識し
、それに対応するレジスタの、値をアドレスバス拡張部
分に出力することで、必要最小限のアドレス線の追加で
、アドレスバスを拡張することができる。また、バス転
送開始以前に拡張部分のアドレスを決定できるので、バ
ス転送時にアドレスが出力されるタイミングが既存のシ
ステムに較べて遅くなることがなく、バスの転送能力を
維持することができる。
てバスマスクとなる既存の■／○コントローラを認識し
、それに対応するレジスタの、値をアドレスバス拡張部
分に出力することで、必要最小限のアドレス線の追加で
、アドレスバスを拡張することができる。また、バス転
送開始以前に拡張部分のアドレスを決定できるので、バ
ス転送時にアドレスが出力されるタイミングが既存のシ
ステムに較べて遅くなることがなく、バスの転送能力を
維持することができる。
第１図はこの発明によるシステムバス拡張方式を適用し
たシステム構成図、第２図は第１図に示すレジスタおよ
びバス獲得シーケンス監視機構の詳細構成図、第３図は
従来のアドレスバス拡張方式の説明図である。 １−・−元のシステムバス、２−アドレスバス拡張部分
、３−ＣＰ Ｕ 、 ４−・メモリ、５−１〜５＝ｎ−
・Ｉ／Ｏコントローラ、６−１〜６−ｎ−レジスタ、７
・・・−バス獲得シーケンス監視装置。
たシステム構成図、第２図は第１図に示すレジスタおよ
びバス獲得シーケンス監視機構の詳細構成図、第３図は
従来のアドレスバス拡張方式の説明図である。 １−・−元のシステムバス、２−アドレスバス拡張部分
、３−ＣＰ Ｕ 、 ４−・メモリ、５−１〜５＝ｎ−
・Ｉ／Ｏコントローラ、６−１〜６−ｎ−レジスタ、７
・・・−バス獲得シーケンス監視装置。
Claims (1)
- １）各Ｉ／Ｏコントローラに対応してアドレスバスの拡
張部分に出力すべき値を保持するレジスタとバス獲得シ
ーケンス監視機構とを設け、該バス獲得シーケンス監視
機構により次のバス転送を行なうＩ／Ｏコントローラを
認識してこのＩ／Ｏコントローラに対する前記レジスタ
に保持された値をアドレスバス拡張部分に出力すること
を特徴とするアドレスバス拡張方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33539687A JPH01175657A (ja) | 1987-12-29 | 1987-12-29 | アドレスバス拡張方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33539687A JPH01175657A (ja) | 1987-12-29 | 1987-12-29 | アドレスバス拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175657A true JPH01175657A (ja) | 1989-07-12 |
Family
ID=18288075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33539687A Pending JPH01175657A (ja) | 1987-12-29 | 1987-12-29 | アドレスバス拡張方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175657A (ja) |
-
1987
- 1987-12-29 JP JP33539687A patent/JPH01175657A/ja active Pending
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