JPH01181317A - 相補型半導体集積回路装置 - Google Patents
相補型半導体集積回路装置Info
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- JPH01181317A JPH01181317A JP63005908A JP590888A JPH01181317A JP H01181317 A JPH01181317 A JP H01181317A JP 63005908 A JP63005908 A JP 63005908A JP 590888 A JP590888 A JP 590888A JP H01181317 A JPH01181317 A JP H01181317A
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- input
- semiconductor integrated
- integrated circuit
- junction diode
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- Pending
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Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体集積回路の入力ゲート保ｋ 護回
路を改良した相補型半導体集積回路装置に関する。
路を改良した相補型半導体集積回路装置に関する。
本発明は相補型半導体集積回路装置の入力ゲート保護回
路に、絶縁ゲート電界効果トランジスタ（以下、ＩＧ−
ＰＥＴと称する）のチャンネルによって形成された抵抗
を入力端子と入力回路の■Ｇ−ＦＥＴのゲートとの間に
設けたものである。
路に、絶縁ゲート電界効果トランジスタ（以下、ＩＧ−
ＰＥＴと称する）のチャンネルによって形成された抵抗
を入力端子と入力回路の■Ｇ−ＦＥＴのゲートとの間に
設けたものである。
従来の抵抗とＰＮ接合ダイオードによって構成された相
補型半導体集積回路装置の入力ゲート保護回路を第５図
に示す、ＩＮは入力端子、ＯＵＴはＩＧ−ＦＥＴのゲー
トに接続される入力ゲート保護回路の出力、Ｒは入力端
子ＩＮと入力ゲート保護回路の出力ＯＵＴとの間に設け
た多結晶シリコン層によって形成された抵抗、Ｄｌは入
力ゲート保護回路の出力ＯＵＴとＶ Ｄ ’Ｉ：との間
に設けたＰＮＮ接合ダイオトドＤ４は入力ゲート保護回
路の出力ＯＵＴとＶＳＳとの間に設けたＰＮ接合ダイオ
ードである。
補型半導体集積回路装置の入力ゲート保護回路を第５図
に示す、ＩＮは入力端子、ＯＵＴはＩＧ−ＦＥＴのゲー
トに接続される入力ゲート保護回路の出力、Ｒは入力端
子ＩＮと入力ゲート保護回路の出力ＯＵＴとの間に設け
た多結晶シリコン層によって形成された抵抗、Ｄｌは入
力ゲート保護回路の出力ＯＵＴとＶ Ｄ ’Ｉ：との間
に設けたＰＮＮ接合ダイオトドＤ４は入力ゲート保護回
路の出力ＯＵＴとＶＳＳとの間に設けたＰＮ接合ダイオ
ードである。
通常、入力回路がＩＧ−ＦＥＴによって構成された半導
体装置において、入力端子に静電気等によって高電圧が
印加されたりした場合、入力端子に接続される入力回路
のＩＧ−ＦＥＴのゲート絶縁膜が破壊されないようにす
ることが必要である。
体装置において、入力端子に静電気等によって高電圧が
印加されたりした場合、入力端子に接続される入力回路
のＩＧ−ＦＥＴのゲート絶縁膜が破壊されないようにす
ることが必要である。
そのため、第５図に示す相補型半導体集積回路の入力ゲ
ート保護回路では入力端子ＩＮに静電気等による高電圧
が印加された場合、その時発生する電流は入力端子ＩＮ
→抵抗Ｒ−ＰＮ接合ダイオードＤ１→ＶＤＤまたは入力
端子ＩＮ→抵抗Ｒ→ＰＮ接合ダイオードＤ４→■ＳＳへ
と流れ込み入力ゲート保護回路の出力ＯＵＴに接続され
るところのＩＣ−ＦＥＴのゲート絶縁膜の破壊を防止す
ることができる０例えば、入力端子ＩＮとＶＤＤとの間
に入力端子ＩＮが負電圧となるように静電気等による高
電圧が印加されると、ＩＧ−ＦＥＴのゲートにはゲート
絶縁膜破壊電圧以下であるところのＰＮ接合ダイオード
Ｄ１の降服電圧と同じ電圧しか印加されないのでＩＱ−
ＦＥＴのゲート絶縁膜は破壊されることがないのである
。
ート保護回路では入力端子ＩＮに静電気等による高電圧
が印加された場合、その時発生する電流は入力端子ＩＮ
→抵抗Ｒ−ＰＮ接合ダイオードＤ１→ＶＤＤまたは入力
端子ＩＮ→抵抗Ｒ→ＰＮ接合ダイオードＤ４→■ＳＳへ
と流れ込み入力ゲート保護回路の出力ＯＵＴに接続され
るところのＩＣ−ＦＥＴのゲート絶縁膜の破壊を防止す
ることができる０例えば、入力端子ＩＮとＶＤＤとの間
に入力端子ＩＮが負電圧となるように静電気等による高
電圧が印加されると、ＩＧ−ＦＥＴのゲートにはゲート
絶縁膜破壊電圧以下であるところのＰＮ接合ダイオード
Ｄ１の降服電圧と同じ電圧しか印加されないのでＩＱ−
ＦＥＴのゲート絶縁膜は破壊されることがないのである
。
ただし、この入力ゲート保護回路では、抵抗Ｒの抵抗値
を低くするとＰＮ接合ダイオードＤ１またはＤ４に流れ
込む電流が大きくなるのでＰＮ接合ダイオードＤ１また
はＤ４のＰＮ接合破壊を起こさないようにするためにｊ
、ｔ Ｐ Ｎ接合ダイオードのＰＮｔＢ合面積全面積く
しなければならず、抵抗値を高くするとＰＮ接合ダイオ
ードＤ１またはＤ４に流れ込む電流が小さいのでＰＮ接
合ダイオードのＰＮ接合面積が小さくすることができる
が高い抵抗値の抵抗を形成するのに大面積が必要となる
。
を低くするとＰＮ接合ダイオードＤ１またはＤ４に流れ
込む電流が大きくなるのでＰＮ接合ダイオードＤ１また
はＤ４のＰＮ接合破壊を起こさないようにするためにｊ
、ｔ Ｐ Ｎ接合ダイオードのＰＮｔＢ合面積全面積く
しなければならず、抵抗値を高くするとＰＮ接合ダイオ
ードＤ１またはＤ４に流れ込む電流が小さいのでＰＮ接
合ダイオードのＰＮ接合面積が小さくすることができる
が高い抵抗値の抵抗を形成するのに大面積が必要となる
。
しかし、近年半導体装置の微細化による多結晶シリコン
層の配線遅延を小さくするのに、多結晶シリコン層のか
わりに、多結晶シリコン層の上に低抵抗のシリサイド層
を重ねたポリサイド層を用いるようになってきた。
層の配線遅延を小さくするのに、多結晶シリコン層のか
わりに、多結晶シリコン層の上に低抵抗のシリサイド層
を重ねたポリサイド層を用いるようになってきた。
そのため入力ゲート保護回路の抵抗を形成するのに主と
して２つの方法が考えられている。
して２つの方法が考えられている。
その１つは、ポリサイド層の一部からシリサイド層を取
り除いた多結晶シリコン層で所定の抵抗−値の抵抗を形
成する方法であり、他の１つはポリサイド層を細長くし
て所定の抵抗値の抵抗を形成する方法である。
り除いた多結晶シリコン層で所定の抵抗−値の抵抗を形
成する方法であり、他の１つはポリサイド層を細長くし
て所定の抵抗値の抵抗を形成する方法である。
しかし、前者の方法ではポリサイド層の一部からシリサ
イド層を取り除く工程が増えてしまい、後者の方法では
低抵抗のポリサイド層で所定の抵抗値の抵抗を形成する
ために抵抗を形成する面積が増大してしまうという問題
点があった。
イド層を取り除く工程が増えてしまい、後者の方法では
低抵抗のポリサイド層で所定の抵抗値の抵抗を形成する
ために抵抗を形成する面積が増大してしまうという問題
点があった。
そこで、本発明はこのような問題点を解決しようとする
もので、その目的とするところは相補型半導体集積回路
装置の製造工程を増やすことなしに、入力ゲート保護回
路の抵抗の形成面積の小さい相補型半導体集積回路装置
を提供するものである。
もので、その目的とするところは相補型半導体集積回路
装置の製造工程を増やすことなしに、入力ゲート保護回
路の抵抗の形成面積の小さい相補型半導体集積回路装置
を提供するものである。
本発明の相補型半導体集積回路装置は、入力端子に接続
されている入力回路の入力トランジスタが絶縁ゲート電
界効果トランジスタによって構成され、前記入力端子が
絶縁ゲート電界効果トランジスタのチャンネルによって
形成された抵抗を介して前記入力回路の絶縁ゲート電界
効果トランジスタのゲートに接続されていることを特徴
とする。
されている入力回路の入力トランジスタが絶縁ゲート電
界効果トランジスタによって構成され、前記入力端子が
絶縁ゲート電界効果トランジスタのチャンネルによって
形成された抵抗を介して前記入力回路の絶縁ゲート電界
効果トランジスタのゲートに接続されていることを特徴
とする。
本発明の上記構成によれば、入力ゲート保護回路の抵抗
に絶縁ゲート電界効果トランジスタのチャンネルを使用
することにより、半導体装置の製造工程を増やすことな
しに入力ゲート保護回路の形成面積を小さくすることが
できる。
に絶縁ゲート電界効果トランジスタのチャンネルを使用
することにより、半導体装置の製造工程を増やすことな
しに入力ゲート保護回路の形成面積を小さくすることが
できる。
本発明の一実施例による相補型半導体集積回路装置の入
力ゲート保護回路を第１図に示し、第１図の等価回路を
第２図に示す、ＩＮは入力端子、ＯＵＴはＩＧ−ＦＥＴ
のゲートに接続される入力ゲート保護回路の出力、Ｒは
入力端子ＩＮと入力ゲート保護回路の出力ＯＵＴとの間
に設けたところのエンハンスメント型ＮチャンネルＩ
Ｇ−ＦＥＴＱＩのゲートがＶＤＤに接続されることによ
りゲート下にできるチャンネルで形成した抵抗、Ｄｌは
入力ゲート保護回路の出力ＯＵＴとＶＤＤとの間に設け
たＰＮ接合ダイオード、Ｄ２はエンハンスメント型Ｎチ
ャンネルＩＧ−ＦＥＴＱＩの形成時にｖＳＳとの間にで
きる寄生ＰＮ接合ダイオードである。
力ゲート保護回路を第１図に示し、第１図の等価回路を
第２図に示す、ＩＮは入力端子、ＯＵＴはＩＧ−ＦＥＴ
のゲートに接続される入力ゲート保護回路の出力、Ｒは
入力端子ＩＮと入力ゲート保護回路の出力ＯＵＴとの間
に設けたところのエンハンスメント型ＮチャンネルＩ
Ｇ−ＦＥＴＱＩのゲートがＶＤＤに接続されることによ
りゲート下にできるチャンネルで形成した抵抗、Ｄｌは
入力ゲート保護回路の出力ＯＵＴとＶＤＤとの間に設け
たＰＮ接合ダイオード、Ｄ２はエンハンスメント型Ｎチ
ャンネルＩＧ−ＦＥＴＱＩの形成時にｖＳＳとの間にで
きる寄生ＰＮ接合ダイオードである。
抵抗Ｒの抵抗値は、エンハンスメント型ＮチャンネルＩ
Ｇ−ＦＥＴＱＩのチャンネル長とチャンネル幅を変える
ことにより任意に設定できる。入力端子ＩＮに静電気等
による高電圧が印加された場合、その時発生する電流は
入力端子ＩＮ→抵抗Ｒ−ＰＮ接合ダイオードＤ１→ＶＤ
Ｄまなは入力端子ＩＮ→寄生ＰＮ接合ダイオードＤ２→
ｖＳＳへと流れ込み入力ゲート保護回路の出力ＯＵＴに
接続されるところのＩＧ−ＦＥＴのゲートには、ゲート
絶縁膜破壊電圧以下であるＰＮ接合ダイオードＤ１の降
服電圧と同じ電圧または寄生ＰＮ接合ダイオードＤ２の
降服電圧と同じ電圧を抵抗Ｒで減圧されたところの電圧
が印加されるのでゲート絶縁膜の破壊を防止することが
できる。
Ｇ−ＦＥＴＱＩのチャンネル長とチャンネル幅を変える
ことにより任意に設定できる。入力端子ＩＮに静電気等
による高電圧が印加された場合、その時発生する電流は
入力端子ＩＮ→抵抗Ｒ−ＰＮ接合ダイオードＤ１→ＶＤ
Ｄまなは入力端子ＩＮ→寄生ＰＮ接合ダイオードＤ２→
ｖＳＳへと流れ込み入力ゲート保護回路の出力ＯＵＴに
接続されるところのＩＧ−ＦＥＴのゲートには、ゲート
絶縁膜破壊電圧以下であるＰＮ接合ダイオードＤ１の降
服電圧と同じ電圧または寄生ＰＮ接合ダイオードＤ２の
降服電圧と同じ電圧を抵抗Ｒで減圧されたところの電圧
が印加されるのでゲート絶縁膜の破壊を防止することが
できる。
入力端子ＩＮと寄生ＰＮ接合ダイオードＤ２の間に抵抗
が入っていないので寄生ＰＮ接合ダイオードＤ２のＰＮ
接合破壊防止のため、寄生ＰＮ接合ダイオードＤ２のＰ
Ｎ接合面積を大きくしなければならないが、抵抗Ｒと寄
生ＰＮ接合ダイオードＤ２が一体成型されているので単
独に成型するよりも小さい面積ですむ。
が入っていないので寄生ＰＮ接合ダイオードＤ２のＰＮ
接合破壊防止のため、寄生ＰＮ接合ダイオードＤ２のＰ
Ｎ接合面積を大きくしなければならないが、抵抗Ｒと寄
生ＰＮ接合ダイオードＤ２が一体成型されているので単
独に成型するよりも小さい面積ですむ。
また、本発明の他の一実施例による相補型半導体集積回
路装置の入力ゲート保護回路を第３図に示し、第３図の
等価回路を第４図に示す、第１図または第２図に示した
入力端子ＩＮからＶＤＤへの吸収経路として、ＶＤＤと
ｖＳＳとの間に形成される寄生ＰＮ接合ダイオードＤ３
を用い、入力端子ＩＮ→寄生ＰＮ接合ダイオードＤ２→
ｖＳＳ→寄生ＰＮ接合ダイオードＤ３→ＶＤＤとする方
法もある。
路装置の入力ゲート保護回路を第３図に示し、第３図の
等価回路を第４図に示す、第１図または第２図に示した
入力端子ＩＮからＶＤＤへの吸収経路として、ＶＤＤと
ｖＳＳとの間に形成される寄生ＰＮ接合ダイオードＤ３
を用い、入力端子ＩＮ→寄生ＰＮ接合ダイオードＤ２→
ｖＳＳ→寄生ＰＮ接合ダイオードＤ３→ＶＤＤとする方
法もある。
この方法では、ＰＮ接合ダイオードＤ１を形成しなくて
すむので入力ゲート保護回路の形成面積を更に小さくす
ることができる。
すむので入力ゲート保護回路の形成面積を更に小さくす
ることができる。
以上述べたように本発明の相補型半導体集積回路装置の
入力ゲート保護回路によれば、ＩＧ−ＦＥＴのチャンネ
ルによって構成したところの抵抗を入力ゲート保護回路
の抵抗として用いることにより、相補型半導体集積回路
の製造行程を増やさずに入力ゲート保護回路の抵抗の形
成面積を小さくできる。
入力ゲート保護回路によれば、ＩＧ−ＦＥＴのチャンネ
ルによって構成したところの抵抗を入力ゲート保護回路
の抵抗として用いることにより、相補型半導体集積回路
の製造行程を増やさずに入力ゲート保護回路の抵抗の形
成面積を小さくできる。
第１図及び第３図は本発明による入力ゲート保護回路の
一実施例を示す図であり、第２図及び第４図はその等価
回路図である。 第５図は従来技術による入力ゲート保護回路図である。 ＩＮ・・・入力端子 ＯＵＴ・・入力ゲート保護回路の出力 Ｒ・・・・入力ゲート保護回路の抵抗 Ｄ１・・・ＰＮ接合ダイオード Ｄ２・・・寄生ＰＮ接合ダイオード Ｑ１・・・エンハンスメント型ＮチャンネルＧ−ＦＥＴ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）ＶＤＤ 凍 ２ 図 ＶＤＤ ＶＤひ 車 Ｌｌ−図
一実施例を示す図であり、第２図及び第４図はその等価
回路図である。 第５図は従来技術による入力ゲート保護回路図である。 ＩＮ・・・入力端子 ＯＵＴ・・入力ゲート保護回路の出力 Ｒ・・・・入力ゲート保護回路の抵抗 Ｄ１・・・ＰＮ接合ダイオード Ｄ２・・・寄生ＰＮ接合ダイオード Ｑ１・・・エンハンスメント型ＮチャンネルＧ−ＦＥＴ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 務（他１名）ＶＤＤ 凍 ２ 図 ＶＤＤ ＶＤひ 車 Ｌｌ−図
Claims (1)
- 【特許請求の範囲】 １）入力端子に接続されている入力回路の入力トランジ
スタが絶縁ゲート電界効果トランジスタによって構成さ
れ、前記入力端子が絶縁ゲート電界効果トランジスタの
チャンネルによって形成された抵抗を介して前記入力回
路の絶縁ゲート電界効果トランジスタのゲートに接続さ
れていることを特徴とする相補型半導体集積回路装置。 ２）第１項記載の絶縁ゲート電界効果トランジスタがエ
ンハンスメント型であることを特徴とする相補型半導体
集積回路装置。 ３）第１項記載の絶縁ゲート電界効果トランジスタがデ
ィプレッション型であることを特徴とする相補型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005908A JPH01181317A (ja) | 1988-01-14 | 1988-01-14 | 相補型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005908A JPH01181317A (ja) | 1988-01-14 | 1988-01-14 | 相補型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181317A true JPH01181317A (ja) | 1989-07-19 |
Family
ID=11623998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005908A Pending JPH01181317A (ja) | 1988-01-14 | 1988-01-14 | 相補型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243321A (ja) * | 1991-01-17 | 1992-08-31 | Toshiba Corp | 入出力バッファ回路 |
-
1988
- 1988-01-14 JP JP63005908A patent/JPH01181317A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243321A (ja) * | 1991-01-17 | 1992-08-31 | Toshiba Corp | 入出力バッファ回路 |
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