JPH0555574A

JPH0555574A - 半導体装置の製造方法

Info

Publication number: JPH0555574A
Application number: JP21516191A
Authority: JP
Inventors: Kiyomasa Kamei; 清正亀井; Takeshi Matsutani; 毅松谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-27
Filing date: 1991-08-27
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】チャネルとなる領域をゲート電極で挟むような
構造を有する半導体装置の製造方法に関し、特に、埋め
込みゲート電極のゲート長及び深さ方向への広がりを抑
制できるような半導体装置の製造方法の提供を目的とす
る。【構成】素子形成層３を挟んだ両側部の前記絶縁膜２の
表層に溝４を形成する工程と、前記溝４及び素子形成層
３を被覆して第１の耐エッチング性膜５を形成し、前記
両側部の溝４の一部領域であって、素子形成層３側に近
接している領域に前記第１の耐エッチング性膜５の開口
部６を形成する工程と、前記両方の開口部６からエッチ
ング液を導入して前記絶縁膜２をエッチングし、前記素
子形成層３の下で貫通する凹部７を形成する工程とを含
み、構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものであり、更に詳しく言えば、チャネル領域
層となるべき半導体層を挟んで両面部にゲート電極を有
する電界効果トランジスタの製造方法に関する。

【０００２】

【従来の技術】ここで、従来の半導体装置の製造方法に
ついて図を参照しつつ説明する。なお、本従来例では、
ｎチャネルのＭＯＳ形電界効果トランジスタを例にとっ
て説明する。

【０００３】図20〜図23は、従来例に係る半導体装置の
形成工程図である。なお、図20(a) ，図21(a) ，図22
(a) は半導体装置の上面図、図20(b) は図20(a) のＸ₁
−Ｙ₁線断面図、図20(c) は図20(a) のＸ₂−Ｙ₂線断
面図である。

【０００４】また、図21(b) は図21(a) のＸ₃−Ｙ₃線
断面図、図21(c) は図21(a) のＸ₄−Ｙ₄線断面図であ
る。更に、図22(b) は図22(a) のＸ₅−Ｙ₅線断面図、
図23は図22(a) のＸ₆−Ｙ ₆線断面図である。

【０００５】まず、図20(a) 〜(c) に示すように、張り
合わせ法によりSiO₂膜２ｊを挟んで支持基板１ｊと素子
形成層となるシリコン基板を形成した後、シリコン基板
を研磨して薄層を形成する。続いて、フォトリソグラフ
ィー法によって、薄層をパターニングし、帯状の素子形
成層３ｊを形成する。

【０００６】次に、全面にレジスト膜Ｒｊを形成した
後、前記素子形成層３ｊを挟んで両側部のSiO₂膜２ｊ上
の前記レジスト膜Ｒｊにエッチング液を導入する開口部
４ｊを形成し、該開口部４ｊからエッチング液であるフ
ッ酸を流し込み、SiO₂膜２ｊを選択的にエッチングす
る。これにより、フッ酸はSiO₂膜２ｊ内に等方的に浸透
し、図21に示すように、前記素子形成層３ｊの下部で貫
通する凹部７ｊを形成する。

【０００７】次いで、剥離液によって前記レジスト膜Ｒ
ｊを除去した後に、熱酸化法によって熱酸化膜８ｊを素
子形成層３ｊ表面に形成する。更に、ＣＶＤ法により前
記凹部７ｊ内に導電体膜としてのポリシリコン膜を形成
し、埋込みゲート電極９ｊを形成する。

【０００８】次いで、素子形成層３ｊ上のポリシリコン
膜を除去したのち、新たに、ポリシリコン膜をＣＶＤ法
によって形成し、ポリシリコン膜をパターニングするこ
とによって帯状の素子形成層３ｊの表面を横断する帯状
のゲート電極10ｊを選択的に形成する。これにより、埋
込みゲート電極９ｊ及びゲート電極10ｊにより挟まれた
素子形成層３ｊがチャネル領域層Ｃ５となる。

【０００９】更に、前記ゲート電極10ｊをマスクにし
て、通常のイオン注入法により、前記チャネル領域層Ｃ
５の両側の素子形成層３ｊに砒素イオン（Ａｓ⁺）を注
入し、ソース／ドレイン（Ｓ／Ｄ）領域層11ｊ，12ｊを
形成する。

【００１０】次いで、全面にSiO₂等からなる層間絶縁膜
13ｊを形成し、パターニングを行うことにより、Ｓ／Ｄ
領域層11ｊ，12ｊのコンタクトホール14ｊを形成する。
これにより、図22, 図23に示すように、電界効果トラン
ジスタが形成される。

【００１１】

【発明が解決しようとする課題】上記従来例の方法によ
ると、図22, 図23に示すように、埋込みゲート電極９ｊ
はゲート電極10ｊに比してかなり大きくなり、確実に素
子形成層３ｊ下で凹部７ｊが形成されるように過剰にエ
ッチングを行うと、前記埋込みゲート電極９ｊのゲート
長はゲート電極10ｊのそれに比して長く、ソース、ドレ
イン領域11ｊ，12ｊのコンタクトホール14ｊ下にまで前
記埋込みゲート電極９ｊが達する場合がある。

【００１２】ところで、本来なら、図19(a) のゲート電
圧─ドレイン電流特性のグラフに示すように、ゲートに
負電圧を印加すると、ドレイン電流は流れない。しか
し、埋込みゲート電極９ｊのゲート長が長く、ソース、
ドレイン電極のコンタクトホール14ｊ下にまで上記埋込
みゲート電極９ｊが達しているような場合は、埋込みゲ
ート電極９ｊに負電圧を印加した時に、ソース領域11
ｊ、ドレイン領域12ｊのｎ型領域がｐ型に反転してしま
う。特に、従来例のように薄い素子形成層３ｊを用いて
いる場合には、この現象は顕著である。

【００１３】従って、埋込みゲート電極９ｊの下部の素
子形成層３ｊが全部導通状態になってしまう。このた
め、図19(b) に示すように、ゲート電圧を負にしても、
ドレイン電流が流れてしまう。

【００１４】また、図22, 図23に示すように、埋込みゲ
ート電極９ｊは深さ方向に深く浸透しており、SiO₂膜２
ｊの下層の支持基板１ｊにかなり接近している。よっ
て、エッチングにより凹部７ｊを形成する際に、深くエ
ッチングし過ぎると、凹部７ｊが支持基板１ｊにまで達
してしまい、よって埋込みゲート電極９ｊも支持基板１
ｊと直接接触し、導通してしまう。

【００１５】このため、トランジスタとして全く正常に
作動しないといった問題が生じる。本発明は、かかる従
来技術の問題点に鑑みて創作されたものであり、従来に
比して埋込みゲート電極を埋め込むべき凹部の広がりを
抑制することによって、埋込みゲート電極のゲート長を
短縮し、埋込みゲート電極の深さ方向への広がりを必要
限度に抑制することが可能になるような半導体装置の製
造方法の提供を目的とする。

【００１６】

【課題を解決するための手段】上記課題は、第１に、図
３〜図９に示すように、支持基板１上に形成された絶縁
膜２の上に帯状の素子形成層３を選択的に形成する工程
と、該素子形成層３を挟んだ両側部の前記絶縁膜２の表
層に溝４を形成する工程と、前記溝４及び素子形成層３
を被覆して第１の耐エッチング性膜５を形成し、前記両
側部の溝４の一部領域であって、素子形成層３側に近接
している領域に前記第１の耐エッチング性膜５の開口部
６を形成する工程と、前記両方の開口部６からエッチン
グ液を導入して前記絶縁膜２をエッチングし、前記素子
形成層３の下で貫通する凹部７を形成する工程と、前記
第１の耐エッチング性膜５を除去した後、熱酸化して素
子形成層３の表面にゲート絶縁膜８を形成する工程と、
前記凹部７を満たし、かつ前記素子形成層３を被覆す
る導電体膜Ｐ１を形成する工程と、前記導電体膜Ｐ１を
選択的にエッチングすることにより前記凹部７の上部の
素子形成層３上に前記ゲート絶縁膜８を介してゲート電
極10を形成するとともに、前記凹部７内に前記ゲート絶
縁膜８を介して埋込みゲート電極９を形成する工程と、
前記ゲート電極10の下部のチャネル領域層Ｃ１となる領
域を挟んで両側の素子形成層３にソース領域11、ドレイ
ン領域12を形成する工程とを含むことを特徴とする半導
体装置の製造方法によって達成され、第２に、図10〜図
13に示すように、支持基板１ａ上に形成された絶縁膜２
ａ上に、中央部領域に幅の狭い帯状の領域を有する素子
形成層３ａを形成する工程と、第２の耐エッチング性膜
Ｒ２を形成した後、該素子形成層３ａの中央部領域を挟
んで両側部の絶縁膜２ａ上に、前記第２の耐エッチング
性膜Ｒ２の開口部４ａを形成する工程と、前記両側部の
開口部４ａからエッチング液を導入して前記絶縁膜２ａ
をエッチングし、前記素子形成層３ａの下で貫通する凹
部７ａを形成する工程と、前記第２の耐エッチング性膜
Ｒ２を除去した後、ゲート絶縁膜８ａを素子形成層３ａ
表面に形成する工程と、前記凹部７ａを満たし、かつ前
記素子形成層３ａを被覆する導電体膜を成長させる工程
と、前記導電体膜を選択的にエッチングすることにより
ゲート電極10ａ及び埋込みゲート電極９ａを同時に形成
する工程と、前記ゲート電極10ａの下部のチャネル領域
層Ｃ２となる領域を挟む両側の素子形成層３ａにソース
領域11ａ、ドレイン領域12ａを形成する工程とを含むこ
とを特徴とする半導体装置の製造方法によって達成さ
れ、第３に、図14〜図18に示すように、支持基板１ｂ上
に形成された絶縁膜２ｂの表層であって、ゲート電極を
形成すべき領域に対応する領域に、その周辺部に比して
エッチングレートの大きい領域層Ｆ１を形成する工程
と、前記エッチングレートの大きい領域層Ｆ１上を横断
して帯状の素子形成層３ｂを選択的に形成する工程と、
前記素子形成層３ｂを被覆して第３の耐エッチング性膜
Ｒ３を形成した後、前記素子形成層３ｂを挟んだ両側部
であって、前記エッチングレートの大きい領域層Ｆ１上
に前記第３の耐エッチング性膜Ｒ３の開口部６ｂを形成
する工程と、前記両側部の開口部６ｂからエッチング液
を導入して前記絶縁膜２ｂをエッチングし、前記素子形
成層３ｂの下で貫通する凹部７ｂを形成する工程と、前
記第３の耐エッチング性膜Ｒ３を除去した後、熱酸化し
て素子形成層３ｂの表面にゲート絶縁膜８ｂを形成する
工程と、前記凹部７ｂを満たし、かつ前記素子形成層３
ｂを被覆する導電体膜Ｐ１を形成する工程と、前記導電
体膜Ｐ１を選択的にエッチングすることにより前記凹部
７ｂの上部の素子形成層３ｂ上に前記ゲート絶縁膜８ｂ
を介してゲート電極10ｂを形成するとともに、前記凹部
７ｂ内に前記ゲート絶縁膜８ｂを介して埋込みゲート電
極９ｂを形成する工程と、前記ゲート電極10ｂの下部の
チャネル領域層Ｃ１となる領域を挟んで両側の素子形成
層３ｂにソース領域11ｂ、ドレイン領域12ｂを形成する
工程とを含むことを特徴とする半導体装置の製造方法に
よって達成される。

【００１７】

【作用】本発明の半導体装置の製造方法によれば、素
子形成層３の両側部の絶縁膜２に形成された溝４を被覆
する耐エッチング性膜５を形成し、両側部の溝４の素子
形成層３側の一部に耐エッチング性膜５の開口部６を形
成し、前記両方の開口部６からエッチング液を導入し
て、素子形成層３下で接続する絶縁膜２の凹部７を形成
している。

【００１８】このため、エッチング液の深さ方向への浸
透をある程度抑止するので、開口部６を通してエッチン
グ液を素子形成層３下の絶縁膜２方向へと集中的に浸透
させることが可能になる。

【００１９】よって、素子形成層３下の絶縁膜２が集中
してエッチングされるので、ゲート長方向及び深さ方向
にエッチングが進行しないうちに、素子形成層３の下で
貫通する凹部７を形成することが可能になる。したがっ
て、該凹部７に形成される埋込みゲート電極９も必要限
度の大きさに抑制される。

【００２０】また、支持基板１ａ上に形成された絶縁膜
２ａ上に、ゲートを形成すべき中央部領域の幅を狭めた
帯状の素子形成層３ａを形成している。このため、エッ
チング液を開口部４ａに導入して短時間に絶縁膜２ａを
エッチングすることができ、これにより、ゲート長方向
及び深さ方向にエッチングが進行しないうちに、素子形
成層３ａの下部で貫通する凹部７ａを形成できる。従っ
て、従来に比してゲート長を短縮し、かつ、深さ方向へ
の広がりを必要限度に抑制した埋込みゲート電極９ａを
形成することが可能になる。

【００２１】更に、絶縁膜２ｂ表層おゲート電極を形成
すべき領域に対応する領域にエッチングレートの大きい
領域層Ｆ１を形成している。このため、素子形成層の両
側部の開口部４ｂからエッチング液を導入すると、素子
形成層３ａの下にあって、ゲートを形成すべき領域下の
絶縁膜２ｂが他の領域の絶縁膜２ｂよりも速くエッチン
グされる。

【００２２】よって、エッチングがゲート長方向に進行
するよりも速く、ゲートを形成すべき領域下の絶縁膜２
ｂ表層がエッチングされるので、凹部７ｂがそれほど大
きくならないうちに、素子形成層３ｂ下で貫通させるこ
とができる。

【００２３】従って、従来に比してゲート長が必要限度
に短縮され、かつ、深さ方向への広がりが必要限度に抑
制された埋込みゲート電極９ｂを形成することが可能に
なる。

【００２４】

【実施例】次に、本発明の実施例について図を参照しな
がら説明する。（１）第１の実施例図１，図２は、本発明の第１の実施例に係る半導体装置
の構成図である。なお、図１（ａ）は半導体装置の上面
図であり、図１（ｂ）は図１（ａ）のＸ₁─Ｙ ₁線断面
図である。又、図２は図１（ａ）のＸ₂─Ｙ₂線断面図
である。

【００２５】図１（ａ），（ｂ）において、１はシリコ
ンから成る支持基板、２は支持基板１上の膜厚約２μｍ
のSiO₂膜（絶縁膜）、３は厚さ1000Å，幅が１〜２μｍ
の帯状のシリコン層から成る素子形成層で、素子形成層
３のほぼ中央部領域にチャネル領域層Ｃ１となる。８は
ゲート絶縁膜としての熱酸化膜、９はSiO₂膜２に埋め込
まれた、チャネル領域層Ｃ１下にゲート絶縁膜８を介し
て形成された埋込みゲート電極、１０はチャネル領域層
Ｃ１上にゲート絶縁膜８を介して形成されたゲート長0.
5 μｍ程度の帯状のゲート電極、１１，１２はチャネル
領域層Ｃ１の両側の素子形成層３に形成されたソース／
ドレイン（Ｓ／Ｄ）領域層、１３は素子形成層３を被覆
するSiO₂からなる層間絶縁膜、１４はＳ／Ｄ領域層１
１，１２上の層間絶縁膜１３に形成されたコンタクトホ
ールであり、ゲート電極１０からの距離は0.8 μｍ程度
となっている。

【００２６】以上により、チャネル領域層Ｃ１を挟んで
素子形成層３の両面にゲート電極９，１０を有する電界
効果トランジスタが構成される。次に、上記の電界効果
トランジスタを作成する、本発明の第１の実施例に係る
半導体装置の製造方法について図３〜図８を参照しなが
ら説明する。

【００２７】図３（ａ），図４（ａ），図５（ａ），図
６（ａ），図７（ａ）は上面図であり、図３（ｂ) は図
３（ａ）のＸ₁−Ｙ₁線断面図、図３（ｃ) は図３
（ａ）のＸ₂−Ｙ₂線断面図である。

【００２８】また、図４（ｂ) は図４（ａ）のＸ₃−Ｙ
₃線断面図、図４（ｃ) は図４（ａ）のＸ₄−Ｙ₄線断
面図である。更に、図５（ｂ) は図５（ａ）のＸ₅−Ｙ
₅線断面図、図５（ｃ) は図５（ａ）のＸ₆−Ｙ₆線断
面図である。

【００２９】また、図６（ｂ) は図６（ａ）のＸ₇−Ｙ
₇線断面図、図６（ｃ) は図６（ａ）のＸ₈−Ｙ₈線断
面図である。更に、図７（ｂ) は図７（ａ）のＸ₉−Ｙ
₉線断面図、図８（ｃ) は、図７（ａ）のＸ₁₀−Ｙ₁₀線
断面図である。

【００３０】まず、張り合わせ法によりSiO₂膜２を挟ん
で支持基板１と素子形成層となるシリコン基板を形成し
た後、シリコン基板を研磨して膜厚1000Å程度の薄層を
形成する。続いて、フォトリソグラフィー法によって、
薄層をパターニングし、帯状の素子形成層３を形成す
る。

【００３１】次に、図３（ａ) ，（ｂ) ，（ｃ) に示す
ように、素子形成層３を挟んで両側のSiO₂膜２の表面部
分を、ＲＩＥ（Reactive Ion Etching: 反応性イオンエ
ッチング）により深さ方向に500 Å程度エッチングする
ことによりエッチング液を導入する溝４を形成する。

【００３２】次いで、図４（ａ) ，（ｂ) ，（ｃ) に示
すように、フッ酸に対して耐エッチング性があるSi₃N₄
（窒化珪素）膜（第１の耐エッチング性膜）５を全面に
300Å程度形成した後、前記溝４内の素子形成層３側の
側壁を表出するSi₃N₄膜５の開口部６を形成する。

【００３３】ここで、開口部６の形成方法について図９
を参照しながら説明する。図９は、本発明の第１の実施
例に係る半導体装置の形成工程図（その２）の補足説明
図である。

【００３４】まず、前記Si₃N₄膜５の上面にポジ型のレ
ジスト膜Ｒ１を塗布し、マスクにより選択的に露光し、
現像することにより、図９（ａ）に示すように、溝４の
一部を露出するようにパターニングする。

【００３５】次に、Si₃N₄膜５のエッチング液として、
溝の露出している部分から燐酸（H₃PO₄)液を導入し、前
記Si₃N₄膜５をエッチングする。すると、燐酸液は等方
的にSi₃N₄膜５内に浸透し、燐酸液はSiO₂膜とは微々た
る反応しかしないので、図９（ｂ）に示すようにSi₃N₄
膜５の一部だけが除去される。

【００３６】次いで、剥離液により、レジスト膜Ｒ１を
除去する。これにより、図９（ｃ）に示すように、溝４
内の一部領域であって素子形成層３側の溝４の側面にSi
₃N₄膜５の開口部６を形成することが出来る。

【００３７】次に、図５に示すように、開口部４からエ
ッチング液としてフッ酸水溶液を導入する。すると、Si
₃N₄膜５はフッ酸水溶液に対して耐エッチング性がある
ので、フッ酸は開口部６を通してのみSiO₂膜２内に浸透
する。

【００３８】これにより、フッ酸水溶液は素子形成層３
の下部へ集中し、素子形成層３の下部のSiO₂膜２がまず
エッチングされる。よって、素子形成層３下のSiO₂膜２
が集中してエッチングされるので、ゲート長方向及び深
さ方向にエッチングが進行しないうちに、素子形成層３
の下で接続する凹部７を形成することが可能になる。し
たがって、凹部７に形成される埋込みゲート電極９も必
要限度の大きさに抑制される。

【００３９】よって、図22，図23に示す従来例に係る半
導体装置のように、エッチングにより形成される凹部７
が、ゲート長方向に十分長くなり、埋込みゲート電極を
形成する際にソース、ドレインのコンタクトホール14下
にまで達し、深さ方向にも十分深く達するなどといった
ことがなくなる。

【００４０】次いで、残存するSi₃N₄膜５を除去した
後、熱酸化法によって素子形成層３の表面に、ゲート絶
縁膜としての熱酸化膜８を100 Å程度形成する。更に、
図６に示すように、凹部７を満たし、かつ素子形成層３
を被覆する導電体膜であるポリシリコン膜Ｐ１をＣＶＤ
法によって2000Å程度形成する。

【００４１】次いで、レジストによるパターニングを行
い、レジストパターンをマスクとして、ＲＩＥにより、
選択的にポリシリコン膜Ｐ１のエッチングをする。これ
により、ゲート電極10及び埋込みゲート電極９を同時に
形成する。

【００４２】次に、前記ゲート電極10をマスクにして、
通常のイオン注入法により、前記素子形成層３ａ内のゲ
ート電極10ａの下部のチャネル領域層Ｃ２の両側の素子
形成層３ａに、加速電圧５０ｋｅＶ，ドーズ量４×10¹⁵
ｃｍ^-2でＡｓ⁺を注入し、ソース領域11、ドレイン領域
12を形成する。ここまでの工程でチャネル領域層Ｃ１を
熱酸化膜を介してゲート電極10、埋込みゲート電極９で
挟むような構造を有する電界効果トランジスタが形成さ
れる。

【００４３】更に、その上部全面にSiO₂等からなる層間
絶縁膜13をＣＶＤ法等によって5000Å程度形成し、レジ
ストによりパターニングを行い、レジストパターンをマ
スクとして選択的に層間絶縁膜13をエッチングすること
によりソース領域11、ドレイン領域12のコンタクトホー
ル14を形成する。（図７，図８）これにより、従来に比
してゲート長が十分短く、深さ方向への広がりを必要限
度に抑制した埋込みゲート電極９が形成されるので、従
来のように、埋込みゲート電極９がソース領域11、ドレ
イン領域12のコンタクトホール14下にまで達することに
より、素子形成層３が全部チャネル化してしまい、導通
状態になってしまうといったことを防止できる。そこ
で、ゲート電圧を負にしても、ドレイン電流が流れてし
まうといったこともなく、ピンチオフする。

【００４４】また、埋込みゲート電極９が支持基板１と
直接接触してしまうといったことも防止できる。従っ
て、本実施例に係る製造方法によって形成された電界効
果トランジスタは、全く正常に作動する。

【００４５】（２）第２の実施例図10〜図13は、本発明の第２の実施例に係る半導体装置
の形成工程図である。図10(a) ，図11(a) ，図12(a) は
上面図であり、図10(b) は図10(a) のＸ₁−Ｙ₁線断面
図、図10(c) は、図10(a) のＸ₂−Ｙ₂線断面図であ
る。

【００４６】また、図11(b) は図11(a) のＸ₃−Ｙ₃線
断面図、図11(c) は図11(a) のＸ₄−Ｙ₄線断面図であ
る。或いは、図12(b) は図12(a) のＸ₅−Ｙ₅線断面
図、図13は図12(a) のＸ₆−Ｙ₆線断面図である。

【００４７】まず、張り合わせ法によりSiO₂膜２ａを挟
んで支持基板１ａと素子形成層となるシリコン基板を形
成した後、シリコン基板を研磨して膜厚1000Å程度の薄
層を形成する。続いて、フォトリソグラフィー法によっ
て、薄層をパターニングし、帯状の素子形成層３ａを形
成する。

【００４８】次に、図１０(a) ，(b) ，(c) に示すよう
に、全面にレジスト膜（第２の耐エッチング性膜）Ｒ２
を形成した後、前記素子形成層３ａの幅の狭い中央部領
域、及びこの中央部領域を挟んで両側のSiO₂膜２ａを表
出するようにレジスト膜Ｒ２の開口部21ａを形成する。
これにより、開口部21ａ内であって、素子形成層３ａの
両側に、レジスト膜Ｒ２と素子形成層３ａとからなるエ
ッチング液を導入する対の開口部４ａを形成する。

【００４９】次いで、前記開口部４ａからエッチング液
としてフッ酸水溶液を導入する。すると、素子形成層３
ａは中央部が狭められているので、該素子形成層３ａを
挟んで形成される２つの開口部４ａ間の距離が従来に比
して短く、そのため、図１１（ａ），（ｂ）に示すよう
に、フッ酸水溶液を導入することによって、短時間に２
つの開口部４ａが幅の狭い中央部領域の素子形成層３ａ
の下部で貫通し、埋込みゲート電極９ａを形成するに必
要最小限の大きさをもつ凹部７ａを形成することが可能
になる。

【００５０】次に、剥離液により、レジスト膜Ｒ２を除
去した後に、熱酸化法によって素子形成層３ａの表面
に、ゲート絶縁膜としての熱酸化膜８ａを100Å程度形
成する。

【００５１】次いで、導電体膜としてのポリシリコン膜
をＣＶＤ法によって2000Å程度形成し、凹部７ａを満た
し、かつ素子形成層３ａを被覆する。次に、レジスト膜
Ｒ２をパターニングし、形成されたレジストパターンを
マスクとして、ＲＩＥによってポリシリコン膜を選択的
にエッチングすることによりゲート電極10ａ及び埋込み
ゲート電極９ａを同時に形成する。

【００５２】次に、ゲート電極10ａをマスクにして、通
常のイオン注入法により、チャネル領域層Ｃ２の両側の
素子形成層３ａに、加速電圧５０ｋｅＶ，ドーズ量４×
10¹⁵ｃｍ^-2でＡｓ⁺を注入し、Ｓ／Ｄ領域層11ａ，12ａ
を形成する。これによりチャネル領域層Ｃ２をゲート電
極10ａ、埋込みゲート電極９ａで挟むような構造を有す
る電界効果トランジスタが形成される。

【００５３】次いで、その上部全面にSiO₂等からなる層
間絶縁膜13ａをＣＶＤ法等によって5000Å程度形成し、
レジスト膜をパターニングし、形成されたレジストパタ
ーンをマスクとしてＳ／Ｄ領域層11ａ，12ａ上の層間絶
縁膜13ａを選択的にエッチングすることによりコンタク
トホール14ａを形成する（図12（ａ），（ｂ））。

【００５４】以上のように、本発明の第２の実施例の半
導体装置の製造方法によれば、従来に比してゲート長方
向への凹部の広がりを抑制することができるので、従来
のように埋込みゲート電極９ａがコンタクトホール14ａ
下にまで達することにより、素子形成層３ａが全部チャ
ネル化し、導通状態になってしまうのを防止できる。従
って、ゲート電圧を負にしても、ドレイン電流が流れて
しまうといったこともなく、チャネルはピンチオフす
る。

【００５５】また、深さ方向への凹部７ａの広がりを必
要限度に抑制することができるので、凹部７ａに埋め込
まれた埋込みゲート電極９ａが支持基板１ａと直接接触
してしまうのを防止することができる。従って、本実施
例に係る製造方法によって形成された電界効果トランジ
スタは、全く正常に作動する。

【００５６】（３）第３の実施例図14〜図17は、本発明の第３の実施例に係る半導体装置
の形成工程図である。図14(a) ，図16(a) ，図17(a) は
半導体装置の上面図であり、図14(b) は図14(a) のＸ₀₀
−Ｙ₀₀線断面図である。

【００５７】また、図16(b) は図16(a) のＸ₁−Ｙ₁線
断面図、図16(c) は図16(a) のＸ₂−Ｙ₂線断面図であ
る。更に、図17(b) は図17(a) のＸ₃−Ｙ₃線断面図、
図18は図17(a) のＸ₄−Ｙ ₄線断面図である。

【００５８】また、図15(a) 〜(d) は図14(a) のＸ₀₁−
Ｙ₀₁線断面図で、イオン注入工程を示す。まず、図14
(a) ，(b) に示すように、シリコンからなる支持基板１
ｂ上にSiO₂膜（絶縁膜）２ｂを２μｍ程度形成し、該Si
O₂膜２ｂ上にポリシリコン層をＣＶＤ法で積層した後に
パターニングすることによって、０．１〜０．３μｍ程
度の厚さをもつ導入制御層としてのSi領域層Ｓ１を形成
する。なお、シリコン層を貼り合わせ法などで積層した
後にパターニングすることによっても、同様に導入制御
層を形成することができる。

【００５９】この工程の詳細を図15（ａ）〜（ｃ）に示
す。即ち、通常のイオン注入法により、加速電圧１５０
ｋｅＶ，ドーズ量１×10¹⁵ｃｍ^-2で全面に燐（Ｐ⁺）イ
オンを注入する（図15（ｂ））。すると、Si領域層Ｓ１
の形成されていないSiO₂膜２ｂではＰ⁺イオンがある程
度深奥へと浸透する（深さ０．３μｍ程度）が、Si領域
層Ｓ１の形成されている領域下のSiO₂膜２ｂではSi領域
層Ｓ１によってＰ⁺イオンの深奥への浸透がある程度抑
制されるため、Ｐ⁺イオンはSi領域層Ｓ１の表面近く
（深さ０〜０．２μｍ）に分布する。図15（ｂ）の斜線
部の領域Ｆ１がＰ ⁺イオンの分布している領域を示す。
この領域Ｆ１は燐ガラスになっており、他のSiO₂膜２ｂ
の部分よりエッチングレートが大きくなっている。

【００６０】次いで、Si領域層Ｓ１をＲＩＥによって選
択的に除去した（図15（ｃ））後、SiO₂膜２ｂ上にシリ
コン層を形成する。更にフォトリソグラフィー法によっ
て素子形成層３ｂを形成する。この際、SiO₂膜２ｂ上の
Si領域層Ｓ１が形成されていた領域上に、丁度素子形成
層３ｂのゲートを形成する領域がくるように位置合わせ
をしておく。

【００６１】次に、全面にレジスト膜（第３の耐エッチ
ング性膜）Ｒ３を形成した後、素子形成層３ｂのゲート
電極を形成すべき中央部領域、及び中央部領域を挟んで
両側のSiO₂膜２ｂが表出するようにレジスト膜Ｒ３の開
口部21ｂを形成する。これにより、開口部21ｂ内であっ
て、素子形成層３ｂの両側に、レジスト膜Ｒ３と素子形
成層３ｂとからなるエッチング液を導入する対の開口部
４ｂを形成する。

【００６２】次いで、開口部４ｂからエッチング液であ
るフッ酸水溶液を流し込み、SiO₂膜２ｂを選択的にエッ
チングする。これにより、フッ酸水溶液はSiO₂膜２ｂ内
に等方的に浸透し、図16（ａ）〜（ｃ）に示すように、
素子形成層３ｂの下部で貫通する凹部７ｂを形成する。
このとき、ゲート電極を形成すべき中央部領域の素子形
成層３ｂの下のSiO₂膜２ｂの表層にはエッチングレート
の大きい領域層Ｆ１が存在するので、開口部４ｂからエ
ッチング液であるフッ酸を流し込むと、ゲートを形成す
る領域下のSiO₂膜２ｂの部分が他の部分よりも速く、か
つ、集中的にエッチングされるので、結果として図16
（ａ）〜（ｃ）に示すように、従来に比して大きすぎ
ず、ゲート長方向に十分短い凹部７ｂを形成することが
可能になる。

【００６３】次いで、剥離液により、レジスト膜Ｒ３を
除去した後に、熱酸化法によってゲート絶縁膜である熱
酸化膜８ｂを素子形成層３ｂの表面に100 Å程度形成す
る。次に、凹部７ｂを満たし、かつ素子形成層３ｂを被
覆する導電体膜であるポリシリコン膜をＣＶＤ法によっ
て2000Å程度成長させる。次に、レジスト膜Ｒ３をパタ
ーニングし、形成されたレジストパターンをマスクとし
て選択的にＲＩＥ等でエッチングすることによりゲート
電極10ｂ及び埋込みゲート電極９ｂを同時に形成する。

【００６４】次いで、ゲート電極10ｂをマスクにして、
通常のイオン注入法により、チャネル領域層Ｃ３の両側
の素子形成層３ｂに、加速電圧５０ｋｅＶ，ドーズ量４
×10 ¹⁵ｃｍ^-2で全面にＡｓ⁺を注入し、Ｓ／Ｄ領域層11
ｂ，12ｂを形成する。これにより、チャネル領域層Ｃ３
をゲート電極10ｂおよび埋込みゲート電極９ｂで挟むよ
うな構造を有する電界効果トランジスタが形成される。

【００６５】次に、全面にSiO₂等から成る層間絶縁膜13
ｂをＣＶＤ法等により１μｍ程度形成した後、層間絶縁
膜13ｂ上に形成されたレジストパターンをマスクとして
Ｓ／Ｄ領域層11ｂ，12ｂ上の層間絶縁膜13b を選択的に
エッチングすることによりコンタクトホール14ｂを形成
する（図17（ａ），（ｂ））。

【００６６】以上のように、本発明の第３の実施例の半
導体装置によれば、従来に比してゲート長方向への凹部
７ｂの広がりを抑制することができるので、従来のよう
に埋込みゲート電極９ｂがコンタクトホール14ｂ下にま
で達することにより、素子形成層３ｂが全部チャネル化
し、導通状態になってしまうのを防止できる。従って、
ゲート電圧を負にしても、ドレイン電流が流れてしまう
といったこともなく、チャネルはピンチオフする。

【００６７】また、凹部７ｂの深さ方向への広がりを抑
制することができるので、埋込みゲート電極９ｂが支持
基板１ｂと直接接触してしまうといったことも防止でき
る。従って、本実施例に係る製造方法によって形成され
た電界効果トランジスタは、全く正常に作動する。

【００６８】

【発明の効果】上述したように、本発明の半導体装置の
製造方法によれば、ゲート長方向や深さ方向への凹部７
ｂの広がりを抑制することができるので、埋込みゲート
電極のゲート長方向や深さ方向への広がりも必要限度に
抑制することができる。

【００６９】このため、従来のように、Ｓ／Ｄ電極のコ
ンタクトホール下にまで上記埋込みゲート電極が達する
ことにより、素子形成層が全部チャネル化し、導通状態
になってしまうのを防止することができるので、ゲート
電極に負電圧を印加したときにドレイン電流が流れると
いう問題を防止することが可能になる。また、埋込みゲ
ート電極が深さ方向に浸透し過ぎて、支持基板とショー
トする等といった問題も防止することが可能になる。

【００７０】以上により、正常に動作するトランジスタ
の作成が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の構成
図（その１）である。

【図２】本発明の第１の実施例に係る半導体装置の構成
図（その２）である。

【図３】本発明の第１の実施例に係る半導体装置の形成
工程図（その１）である。

【図４】本発明の第１の実施例に係る半導体装置の形成
工程図（その２）である。

【図５】本発明の第１の実施例に係る半導体装置の形成
工程図（その３）である。

【図６】本発明の第１の実施例に係る半導体装置の形成
工程図（その４）である。

【図７】本発明の第１の実施例に係る半導体装置の形成
工程図（その５）である。

【図８】本発明の第１の実施例に係る半導体装置の形成
工程図（その６）である。

【図９】本発明の第１の実施例に係る半導体装置の形成
工程の補足説明図である。

【図10】本発明の第２の実施例に係る半導体装置の形成
工程図（その１）である。

【図11】本発明の第２の実施例に係る半導体装置の形成
工程図（その２）である。

【図12】本発明の第２の実施例に係る半導体装置の形成
工程図（その３）である。

【図13】本発明の第２の実施例に係る半導体装置の形成
工程図（その４）である。

【図14】本発明の第３の実施例に係る半導体装置の形成
工程図（その１）である。

【図15】本発明の第３の実施例に係る半導体装置の形成
工程図（その２）である。

【図16】本発明の第３の実施例に係る半導体装置の形成
工程図（その３）である。

【図17】本発明の第３の実施例に係る半導体装置の形成
工程図（その４）である。

【図18】本発明の第３の実施例に係る半導体装置の形成
工程図（その５）である。

【図19】従来例の問題点の説明図である。

【図20】従来例に係る半導体装置の形成工程図（その
１）である。

【図21】従来例に係る半導体装置の形成工程図（その
２）である。

【図22】従来例に係る半導体装置の形成工程図（その
３）である。

【図23】従来例に係る半導体装置の形成工程図（その
４）である。

【符号の説明】

１，１ａ，１ｂ支持基板、２，２ａ，２ｂ SiO₂膜（絶縁膜）、３，３ａ，３ｂ素子形成層、４，４ａ，４ｂ，６，21ａ，21ｂ開口部、５ Si₃N₄膜（第１の耐エッチング性膜）、７，７ａ，７ｂ凹部、８，８ａ熱酸化膜（ゲート絶縁膜）、９，９ａ埋込みゲート電極、 10，10ａゲート電極、 11，11ａ，11ｂ，１２，12ａ，12ｂＳ／Ｄ領域層、 13，13ａ層間絶縁膜、 14，14ａコンタクトホール、Ｃ１，Ｃ２チャネル領域層、Ｆ１エッチングレートの大きい領域層、Ｐ１ポリシリコン膜、Ｒ１レジスト膜、Ｒ２レジスト膜（第２の耐エッチング性膜）、Ｒ３レジスト膜（第３の耐エッチング性膜）、Ｓ１ＳｉＣ領域層（導入制御層）。

Claims

【特許請求の範囲】

【請求項１】支持基板（１）上に形成された絶縁膜
（２）の上に素子形成層（３）を選択的に形成する工程
と、該素子形成層（３）を挟んだ両側部の前記絶縁膜（２）
の表層に溝（４）を形成する工程と、前記溝（４）及び素子形成層（３）を被覆して第１の耐
エッチング性膜（５）を形成し、前記両側部の溝（４）
の一部領域であって、素子形成層（３）側に近接してい
る領域に前記第１の耐エッチング性膜（５）の開口部
（６）を形成する工程と、前記両方の開口部（６）からエッチング液を導入して前
記絶縁膜（２）をエッチングし、前記素子形成層（３）
の下で貫通する凹部（７）を形成する工程と、前記第１の耐エッチング性膜（５）を除去した後、熱酸
化して素子形成層（３）の表面にゲート絶縁膜（８）を
形成する工程と、前記凹部（７）を満たし、かつ前記素
子形成層（３）を被覆する導電体膜（Ｐ１) を形成する
工程と、前記導電体膜（Ｐ１) を選択的にエッチングすることに
より前記凹部（７）の上部の素子形成層（３）上に前記
ゲート絶縁膜（８）を介してゲート電極（10）を形成す
るとともに、前記凹部（７）内に前記ゲート絶縁膜
（８）を介して埋込みゲート電極（９）を形成する工程
と、前記ゲート電極（10）の下部のチャネル領域層（Ｃ１）
となる領域を挟んで両側の素子形成層（３）にソース領
域（11）、ドレイン領域（12）を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項２】支持基板（１ａ）上に形成された絶縁膜
（２ａ）上に、中央部領域に幅の狭い領域を有する素子
形成層（３ａ）を形成する工程と、第２の耐エッチング性膜（Ｒ２）を形成した後、該素子
形成層（３ａ）の中央部領域を挟んで両側部の絶縁膜
（２ａ）上に、前記第２の耐エッチング性膜（Ｒ２）の
開口部（４ａ）を形成する工程と、前記両側部の開口部（４ａ）からエッチング液を導入し
て前記絶縁膜（２ａ）をエッチングし、前記素子形成層
（３ａ）の下で貫通する凹部（７ａ）を形成する工程
と、前記第２の耐エッチング性膜（Ｒ２）を除去した後、ゲ
ート絶縁膜（８ａ）を素子形成層（３ａ）表面に形成す
る工程と、前記凹部（７ａ）を満たし、かつ前記素子形成層（３
ａ）を被覆する導電体膜を成長させる工程と、前記導電体膜を選択的にエッチングすることによりゲー
ト電極（10ａ）及び埋込みゲート電極（９ａ）を同時に
形成する工程と、前記ゲート電極（10ａ）の下部のチャネル領域層（Ｃ
２）となる領域を挟む両側の素子形成層（３ａ）にソー
ス領域（11ａ）、ドレイン領域（12ａ）を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項３】支持基板（１ｂ）上に形成された絶縁膜
（２ｂ）の表層であって、ゲート電極を形成すべき領域
に対応する領域に、その周辺部に比してエッチングレー
トの大きい領域層（Ｆ１）を形成する工程と、前記エッチングレートの大きい領域層（Ｆ１）上を横断
して素子形成層（３ｂ）を選択的に形成する工程と、前記素子形成層（３ｂ）を被覆して第３の耐エッチング
性膜（Ｒ３）を形成した後、前記素子形成層（３ｂ）を
挟んだ両側部であって、前記エッチングレートの大きい
領域層（Ｆ１）上に前記第３の耐エッチング性膜（Ｒ
３）の開口部（６ｂ）を形成する工程と、前記両側部の開口部（６ｂ）からエッチング液を導入し
て前記絶縁膜（２ｂ）をエッチングし、前記素子形成層
（３ｂ）の下で貫通する凹部（７ｂ）を形成する工程
と、前記第３の耐エッチング性膜（Ｒ３）を除去した後、素
子形成層（３ｂ）の表面にゲート絶縁膜（８ｂ）を形成
する工程と、前記凹部（７ｂ）の少なくとも一部を満たし、かつ前記
素子形成層（３ｂ）を被覆する導電体膜（Ｐ１) を形成
する工程と、前記導電体膜（Ｐ１) を選択的にエッチングすることに
より前記凹部（７ｂ）の上部の素子形成層（３ｂ）上に
前記ゲート絶縁膜（８ｂ）を介してゲート電極（10ｂ）
を形成するとともに、前記凹部（７ｂ）内に前記ゲート
絶縁膜（８ｂ）を介して埋込みゲート電極（９ｂ）を形
成する工程と、前記ゲート電極（10ｂ）の下部のチャネル領域層（Ｃ
１）となる領域を挟んで両側の素子形成層（３ｂ）にソ
ース領域（11ｂ）、ドレイン領域（12ｂ）を形成する工
程とを含むことを特徴とする半導体装置の製造方法。