JPH01184548A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH01184548A JPH01184548A JP63010195A JP1019588A JPH01184548A JP H01184548 A JPH01184548 A JP H01184548A JP 63010195 A JP63010195 A JP 63010195A JP 1019588 A JP1019588 A JP 1019588A JP H01184548 A JPH01184548 A JP H01184548A
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- control signal
- internal control
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野Ｊ
この発明は、中央演算処理装置に関し、特にテスタビリ
ティを向上させた中央演算処理装置に関する。
ティを向上させた中央演算処理装置に関する。
［従来の技術］
一般に、中央演算処理装置（以下ＣＰＵと略記）は、第
５図に示すような基本構成をとっている。
５図に示すような基本構成をとっている。
その構成は、クロックジェネレータ１．タイミンクコン
トロールロジック２１割込みロジック３．インストラク
シタンレシスタ４及びインストラクションＲＯＭ５より
なるレジスタコントロールｌｌと、実際の演算を行う演
算・レジスタ回路６及Ｖアドレスバツフア７よりなる演
算・レジスタ部■とに大きく２つに分けられる。コント
ロール部Ｉは、命令のデコード、内部クロック発生及び
割込動作を行い、演算・レジスタ部■は、データの人出
フハデータ及びアドレスの演算とレジスタの機能を持ち
、ＡＬＵやプログラムカウンタ等は、データバスＢ１．
アドレスバスＢ２．データ入出力バスＢ３に適宜接続さ
れている。又、これらのコントロール部１と演算・レジ
スタ部■とは、内部制御信号線Ｓ１でもって接続されて
いる。
トロールロジック２１割込みロジック３．インストラク
シタンレシスタ４及びインストラクションＲＯＭ５より
なるレジスタコントロールｌｌと、実際の演算を行う演
算・レジスタ回路６及Ｖアドレスバツフア７よりなる演
算・レジスタ部■とに大きく２つに分けられる。コント
ロール部Ｉは、命令のデコード、内部クロック発生及び
割込動作を行い、演算・レジスタ部■は、データの人出
フハデータ及びアドレスの演算とレジスタの機能を持ち
、ＡＬＵやプログラムカウンタ等は、データバスＢ１．
アドレスバスＢ２．データ入出力バスＢ３に適宜接続さ
れている。又、これらのコントロール部１と演算・レジ
スタ部■とは、内部制御信号線Ｓ１でもって接続されて
いる。
もう少し具体的に動作を説明すると、例えばＣＰＵが、
ある番地のデータをレジスタに格納しようとする場合、
まず、その命令コードをデータ入出力パスＢ３を介して
フヱッチし、その命令をインストラクションＲＯＭ５で
デコードし、そのデコード結果に対応する制御信号線Ｓ
１でもってプログラムカウンタをインクリメンＦする。
ある番地のデータをレジスタに格納しようとする場合、
まず、その命令コードをデータ入出力パスＢ３を介して
フヱッチし、その命令をインストラクションＲＯＭ５で
デコードし、そのデコード結果に対応する制御信号線Ｓ
１でもってプログラムカウンタをインクリメンＦする。
インクリメンシされたプログラムカウンタ値のアドレス
を用いて次のオペランドを７エツチする。このオペラン
ドが所望の番地に相当するので、これを次に７ドレスバ
ツフア７を介してアドレス出力する。
を用いて次のオペランドを７エツチする。このオペラン
ドが所望の番地に相当するので、これを次に７ドレスバ
ツフア７を介してアドレス出力する。
当然、このときの動作を制御するのはデコードされた内
部制御信号線Ｓ１である。最後に出力したアドレスに基
づいてデータを７エツチし、レジスタに格納する。
部制御信号線Ｓ１である。最後に出力したアドレスに基
づいてデータを７エツチし、レジスタに格納する。
１発明が解決しようとする課題］
このようなＣＰＵ内部の動作は、一般使用者にとって関
与するものではなく、モニターできない。
与するものではなく、モニターできない。
従って、ＣＰＵ内部で不良が発生したために、内部信号
を調べたいとき、ソフトウェア的に制御信号を確認でき
るようなプログラムを作成し、データ入出力部やアドレ
ス出力部でのデータで確認する方法であれば、総ての内
部制御信号をモニターすることはできず、又、実行デバ
イスに対し、探針により内部動作信号を確認する方法で
は、探針に伴い容量が付加され遅延特性に影響を及ぼす
ばかりでなく、微細化プロセスの進む現在ではこのよう
な探針作業は事実上不可能である。
を調べたいとき、ソフトウェア的に制御信号を確認でき
るようなプログラムを作成し、データ入出力部やアドレ
ス出力部でのデータで確認する方法であれば、総ての内
部制御信号をモニターすることはできず、又、実行デバ
イスに対し、探針により内部動作信号を確認する方法で
は、探針に伴い容量が付加され遅延特性に影響を及ぼす
ばかりでなく、微細化プロセスの進む現在ではこのよう
な探針作業は事実上不可能である。
この問題点の解決のため提案されたものとして、例えば
特公昭５７−１６７００号の“１チツプ演算装置”があ
る。ここでは内部制御信号をスキャン・イン／アウトさ
せる回路を設け、内部制御信号を随意にスキャン・イン
させることで内部動作のモニターを可能にしているが、
この方式であればピン数が増すという欠点があった。
特公昭５７−１６７００号の“１チツプ演算装置”があ
る。ここでは内部制御信号をスキャン・イン／アウトさ
せる回路を設け、内部制御信号を随意にスキャン・イン
させることで内部動作のモニターを可能にしているが、
この方式であればピン数が増すという欠点があった。
この発明は、上述した問題点をなくすためになされたし
のであり、内部制御信号を容易にモニターできる中央演
算処理装置を提供することを目的とする。
のであり、内部制御信号を容易にモニターできる中央演
算処理装置を提供することを目的とする。
１発明の概要１
内部制御信号線は、演算・レジスタ回路の各ＡＬＵやレ
ジスタに複数入力されるためにその信号線の数は非常に
多い。従って、モニターのためにこの内部制御信号をそ
のまま出力したのではその出力端子の数が著しく増えて
しまう。そこでこの発明では、これらの内部制御信号を
、アドレスのビット数単位にブロック化して選択する機
能を持たせ、このブロック化された内部制御信号をモニ
ター信号として、所定のタイミングでもって７ドレス出
力させている。
ジスタに複数入力されるためにその信号線の数は非常に
多い。従って、モニターのためにこの内部制御信号をそ
のまま出力したのではその出力端子の数が著しく増えて
しまう。そこでこの発明では、これらの内部制御信号を
、アドレスのビット数単位にブロック化して選択する機
能を持たせ、このブロック化された内部制御信号をモニ
ター信号として、所定のタイミングでもって７ドレス出
力させている。
［課題を解決するための手段ｌ
この発明の中央演算処理装置は、命令をデコード化した
内部の制御信号でもって演算及びレジスタ等の制御を行
う方式の中央演算処理装置において、 複数の内部制御信号から、該中央演算処理装置の出力ア
ドレスに等しいデータ部分を１つの単位として任意に選
択するセレクタと、 セレクタに選択された内部制御信号を、当該中央演算処
理装置での１クロックサイクルにおけるデータ出力部に
、アドレス出力するタイミング調整回路と、 を備えたことを特徴とする。
内部の制御信号でもって演算及びレジスタ等の制御を行
う方式の中央演算処理装置において、 複数の内部制御信号から、該中央演算処理装置の出力ア
ドレスに等しいデータ部分を１つの単位として任意に選
択するセレクタと、 セレクタに選択された内部制御信号を、当該中央演算処
理装置での１クロックサイクルにおけるデータ出力部に
、アドレス出力するタイミング調整回路と、 を備えたことを特徴とする。
■作用１
上記構成によれば、モニター時には、セレクタにより、
複数の内部制御信号から、該中央演算処理装置の出力ア
ドレスに等しいデータ部分を１つの単位として任意に選
択され、その選択された内部制御信号は、タイミング調
整回路により、当該中央演算処理装置での１クロックサ
イクルにおけるデータ出力期間にアドレス出力されるの
で、内部制御信号のモニターが可能となる。
複数の内部制御信号から、該中央演算処理装置の出力ア
ドレスに等しいデータ部分を１つの単位として任意に選
択され、その選択された内部制御信号は、タイミング調
整回路により、当該中央演算処理装置での１クロックサ
イクルにおけるデータ出力期間にアドレス出力されるの
で、内部制御信号のモニターが可能となる。
■実施例］
第１図は、この発明の中央処理装置の１実施例を示す基
本構成図であり、第５図の従来例と同一の部分には同一
の符号を付しである。
本構成図であり、第５図の従来例と同一の部分には同一
の符号を付しである。
インストラクションＲＯＭ５より演算・レジスタ回路６
にアドレスの命令を伝える制御信号線Ｓ１から、該アド
レスのビット部分を１つの単位として制御信号を任意に
選択するようにした、セレクタ８が設けらる。９は、セ
レクタ８を制御するインストラクションデフータであり
、データ人出カパスＢ３より制御信号出力命令（ＣＯＮ
ＴＯＵＴ）が７エツチされると、セレクタ８に対してデ
コードされたセレクト制御信号Ｐを出力し、次に制御信
号出力停止命令（ＣＯＮＴＳＴＰ）が７エツチされるま
で、前記セレクト制御信号Ｐの出力が継続される。又、
このＣ０ＮＴＯＵＴ命令は、Ｎ個のパリニーシランを持
ち、これに応じたセレクト制御信号Ｐ１〜ＰＮが出力さ
れる。これは、内部制御信号線Ｓ１を複数のブロックに
分割して選択するためであり、ここでは１ブロツクをア
ドレス長の４ビツトとしている。１０は、セレクタ８で
選択された制御信号を所定のタイミングでもって内部ア
ドレスバスＢ２に送出するタイミング調整回路である。
にアドレスの命令を伝える制御信号線Ｓ１から、該アド
レスのビット部分を１つの単位として制御信号を任意に
選択するようにした、セレクタ８が設けらる。９は、セ
レクタ８を制御するインストラクションデフータであり
、データ人出カパスＢ３より制御信号出力命令（ＣＯＮ
ＴＯＵＴ）が７エツチされると、セレクタ８に対してデ
コードされたセレクト制御信号Ｐを出力し、次に制御信
号出力停止命令（ＣＯＮＴＳＴＰ）が７エツチされるま
で、前記セレクト制御信号Ｐの出力が継続される。又、
このＣ０ＮＴＯＵＴ命令は、Ｎ個のパリニーシランを持
ち、これに応じたセレクト制御信号Ｐ１〜ＰＮが出力さ
れる。これは、内部制御信号線Ｓ１を複数のブロックに
分割して選択するためであり、ここでは１ブロツクをア
ドレス長の４ビツトとしている。１０は、セレクタ８で
選択された制御信号を所定のタイミングでもって内部ア
ドレスバスＢ２に送出するタイミング調整回路である。
第２図に上記セレクタ８の構成の一例を示している。内
部制御信号線Ｓ１より１７ドレスのデータを取り出せる
よう、内部制御信号線Ｓ１に設けられたスイッチにの各
４個を１ブロツクとして、これらのスイッチにの各ゲー
トにセレクト制御信号Ｐの一つが入力される。従って、
インストラクシ３ンデフーグ９より出力されるセレクト
制御信号Ｐにより、４ビツト分のスイッチＫがオンとな
り、内部制御信号ｍＳ１から４ビツトの制御信号が選択
され、セレクタ信号Ｑとして前記タイミング調整回路１
０に入力される。
部制御信号線Ｓ１より１７ドレスのデータを取り出せる
よう、内部制御信号線Ｓ１に設けられたスイッチにの各
４個を１ブロツクとして、これらのスイッチにの各ゲー
トにセレクト制御信号Ｐの一つが入力される。従って、
インストラクシ３ンデフーグ９より出力されるセレクト
制御信号Ｐにより、４ビツト分のスイッチＫがオンとな
り、内部制御信号ｍＳ１から４ビツトの制御信号が選択
され、セレクタ信号Ｑとして前記タイミング調整回路１
０に入力される。
次に上記構成の中央演算処理装置における動作を説明す
る。
る。
インストラクションデフーグ９よりセレクト制御信号Ｐ
が出力されていないときは、すべてのスイッチにはオフ
となっているため、モニター機能は停止し、従来のＣＰ
Ｕと同じ機能をなす。
が出力されていないときは、すべてのスイッチにはオフ
となっているため、モニター機能は停止し、従来のＣＰ
Ｕと同じ機能をなす。
一方、インストラクシジンデフーグ９１こ、ソフトウェ
アの命令でもって所望の制御信号出力命令（ＣＯＮＴＯ
ＵＴ）が入力されると、これに対応したセレクト制御信
号Ｐが出力され、該セレクト制御信号Ｐに対応する４個
のスイッチＫがオンとなる。これにより、内部制御信号
線Ｓ１から選択された４ビツトの制御信号がセレクタ信
号Ｑとしてタイミング調整回路１０に入力される。
アの命令でもって所望の制御信号出力命令（ＣＯＮＴＯ
ＵＴ）が入力されると、これに対応したセレクト制御信
号Ｐが出力され、該セレクト制御信号Ｐに対応する４個
のスイッチＫがオンとなる。これにより、内部制御信号
線Ｓ１から選択された４ビツトの制御信号がセレクタ信
号Ｑとしてタイミング調整回路１０に入力される。
ここで、このタイミング調整回路１０における出力タイ
ミングをタイムチャートを用いて説明する。
ミングをタイムチャートを用いて説明する。
第６図は、一般のＣＰＵにおける入力クロックφ２とア
ドレス及びデータの出力タイミングを示しており、１ク
ロックサイクルＴ ｃｙｃの前半Ｔ１でアドレスを決定
し、後半Ｔ２でデータを決定するようになっている。従
ってアドレス決定後の後半Ｔ２では、他のデータとマル
チプレクスされてもＣＰＵを含む系の動作には影響しな
い。そこでこの実施例では、第３図のタイムチャートに
示すように、Ｔ、の期間に、先にセレクタ８で選択され
、タイミング調整回路１０に入力されていた内部制御信
号が内部アドレスバスＢ２にマルチプレクスされ、アド
レスバッファ７を介して出力される。
ドレス及びデータの出力タイミングを示しており、１ク
ロックサイクルＴ ｃｙｃの前半Ｔ１でアドレスを決定
し、後半Ｔ２でデータを決定するようになっている。従
ってアドレス決定後の後半Ｔ２では、他のデータとマル
チプレクスされてもＣＰＵを含む系の動作には影響しな
い。そこでこの実施例では、第３図のタイムチャートに
示すように、Ｔ、の期間に、先にセレクタ８で選択され
、タイミング調整回路１０に入力されていた内部制御信
号が内部アドレスバスＢ２にマルチプレクスされ、アド
レスバッファ７を介して出力される。
この期間Ｔ、は、クロックジェネレータ１で作成された
クロックを用いれば任意に設定できる。
クロックを用いれば任意に設定できる。
内部アドレスバスＢ２に出力される前記内部制御信号の
データ長は、アドレスビット長に等しいため、ＣＰＵの
入出力端子を１ピンも増やすことな（、モニター信号を
７ドレス出力として取り出すことができる。このように
、内部制御信号をモニター中においては、内部制御信号
に何ら影響を与えることなく、他のすべての命令を障害
なく実行でき、ＣＰＵの動作を解析する上で非常に有効
な手段となる。
データ長は、アドレスビット長に等しいため、ＣＰＵの
入出力端子を１ピンも増やすことな（、モニター信号を
７ドレス出力として取り出すことができる。このように
、内部制御信号をモニター中においては、内部制御信号
に何ら影響を与えることなく、他のすべての命令を障害
なく実行でき、ＣＰＵの動作を解析する上で非常に有効
な手段となる。
＠４図は、この発明の別の実施例を示しており、ここで
は、セレクタ８で選択された内部制御信号は、タイミン
グ調整回路１０と同等の役目をなすパスセレクタ回路に
入力されていて、このパスセレクタ回路１１によって上
述した期間Ｔ、に、アドレスバッフアマにマルチプレク
スされるようになっている。
は、セレクタ８で選択された内部制御信号は、タイミン
グ調整回路１０と同等の役目をなすパスセレクタ回路に
入力されていて、このパスセレクタ回路１１によって上
述した期間Ｔ、に、アドレスバッフアマにマルチプレク
スされるようになっている。
［発明の効果１
この発明によれば、内部制御信号をアドレスのビット数
を単位にブロック化して選択的に出力させるようにした
ので、入出力端子を増やすことなく、ＣＰＵの内部制御
信号をモニター用として出力でき、又、その際、内部制
御信号に何ら影響を与えず、池の総ての命令は障害なく
実行されるので、ＣＰＵの動作を解析する上で非常に有
効な手段となる。
を単位にブロック化して選択的に出力させるようにした
ので、入出力端子を増やすことなく、ＣＰＵの内部制御
信号をモニター用として出力でき、又、その際、内部制
御信号に何ら影響を与えず、池の総ての命令は障害なく
実行されるので、ＣＰＵの動作を解析する上で非常に有
効な手段となる。
第１図はこの発明の中央演算処理装置の１実施例を示す
ブロック構成図、第２図は、第１図のセレクタの構成の
一例を示す回路図、第３図は、第１図の中央演算処理装
置における動作を示すタイムチャート、＠４図は、この
発明の別の実施例を示すブロック図、第５図は、従来の
中央演算処理装置のブロック構成図、第６図は、第５図
の中央演算処理装置における動作を示すタイムチャート
である。 １・・・クロックジェネレータ、２・・・タイミングコ
ントロールロジック、３・・・割込みロジック、４・・
・インストラクシタンレジスタ、５・・・インストラク
シａンＲＯＭ、６・・・演算・レジスタ回路、７・・・
ア゛ドレスバッフ７．８・・・セレクタ、９・・・イン
ストラフシランデコーダ、１０・・・タイミング調整回
路、１１・・・バスセレクタ回路。 特許出願人 株式会社 リコー 代理人 弁理士 置市 葆 池１名 第１ 第２図 第３図 う乙タブイト 第４図 啼 １１八ス２し７７ｊ！ｌ洞酬
ブロック構成図、第２図は、第１図のセレクタの構成の
一例を示す回路図、第３図は、第１図の中央演算処理装
置における動作を示すタイムチャート、＠４図は、この
発明の別の実施例を示すブロック図、第５図は、従来の
中央演算処理装置のブロック構成図、第６図は、第５図
の中央演算処理装置における動作を示すタイムチャート
である。 １・・・クロックジェネレータ、２・・・タイミングコ
ントロールロジック、３・・・割込みロジック、４・・
・インストラクシタンレジスタ、５・・・インストラク
シａンＲＯＭ、６・・・演算・レジスタ回路、７・・・
ア゛ドレスバッフ７．８・・・セレクタ、９・・・イン
ストラフシランデコーダ、１０・・・タイミング調整回
路、１１・・・バスセレクタ回路。 特許出願人 株式会社 リコー 代理人 弁理士 置市 葆 池１名 第１ 第２図 第３図 う乙タブイト 第４図 啼 １１八ス２し７７ｊ！ｌ洞酬
Claims (1)
- （１）命令をデコード化した内部の制御信号でもって演
算及びレジスタ等の制御を行う方式の中央演算処理装置
において、 複数の内部制御信号から、該中央演算処理装置の出力ア
ドレスに等しいデータ長分を１つの単位として任意に選
択するセレクタと、 セレクタに選択された内部制御信号を、当該中央演算処
理装置での１クロックサイクルにおけるデータ出力期に
、アドレス出力するタイミング調整回路と、 を備えたことを特徴とする中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010195A JP2777133B2 (ja) | 1988-01-19 | 1988-01-19 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010195A JP2777133B2 (ja) | 1988-01-19 | 1988-01-19 | 中央演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184548A true JPH01184548A (ja) | 1989-07-24 |
| JP2777133B2 JP2777133B2 (ja) | 1998-07-16 |
Family
ID=11743505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010195A Expired - Lifetime JP2777133B2 (ja) | 1988-01-19 | 1988-01-19 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777133B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145438A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | マイクロコンピユ−タ |
-
1988
- 1988-01-19 JP JP63010195A patent/JP2777133B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145438A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | マイクロコンピユ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2777133B2 (ja) | 1998-07-16 |
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