JPH01184549A - シングルチップマイクロコンピュータのテスト制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、シングルチップマイクロコンピュータのテス
ト制御回路に係り、詳しくは、Ｉ／Ｏボートを介してテ
スト用プログラムをＲＡＭに書き込み、このＲＡＭに書
き込んだテスト用プログラムに従ってＣＰＵを動作させ
てシングルチップマイクロコンピュータの通常動作状態
でのテストを実行できるようにしたシングルチップマイ
クロコンピュータのテスト制御回路に関する。

［従来の技術］ 従来のシングルチップマイクロコンピュータは、ＲＯＭ
に格納されたプログラムに従ってＣＰＵを動作させるこ
とによってのみ、ＣＰＵを動作させた状態、即ち、通常
動作状態でのテストを実行できるように構成されていた
。

［発明が解決しようとする課題］ したがって、かかる従来のシングルチップマイクロコン
ピュータにおいて、通常動作状態でのテストを実行しよ
うとする場合には、ＲＯＭに格納されたプログラムごと
に異なるテストパターンを作成しなければならず、この
ため、効率的なテストを実行することができないという
問題点があり、通常動作状態でのテストを実行すること
は、現実的には、はぼ不可能とされていた。

本発明は、かかる点に鑑み、ＲＯＭに異なるプログラム
を格納しているシングルチップマイクロコンピュータに
おいても、その通常動作状態でのテストを実行する場合
、一種類のテストパターンを用意すれば足りるようにし
、通常動作状態でのテストを効率的に実行できるように
したシングルチップマイクロコンピュータのテスト制御
回路を提供することを目的とする。

［課題を解決するための手段］ 本発明によるシングルチップマイクロコンピュータのテ
スト制御回路は、第１図に示すように、テストモード設
定回路１と、ＲＯＭ　−ＲＡＭ選択回路２とを設けて構
成される。尚、この第１図において、３はＣＰＵ、４は
ＲＡＭ、５はＲＯＭ、６はＩ／Ｏボート、７はデコーダ
、８はアドレスバス、９はデータバス、／Ｏは外部テス
ト装置である。

テストモード設定回路１は、第１モード指定信号ＧＴＥ
ＳＴ　（Ｇｏ　ＴＥＳＴ）に応答して、ＣＰＵ３をバス
イネーブル状態にし、即ち、ＣＰＵ３に対してアドレス
バス８及びデータバス９をホールド状態（フローティン
グ状態）にさせ、ＣＰＵ３とアドレスバス８及びデータ
バス９との接続を切り離し、外部テスト装置／ＯからＩ
／Ｏボート６を介してＲＡＭ４に対するテスト用プログ
ラムの書き込みを可能にし、その後、第２モード指定信
号ＧＮＯＲ（Ｇｏ　ＮＯＲＭＡＬ）に応答して、ＣＰＵ
３のバスイネーブル状態を解除し、この時点で、ＣＰＵ
３を通常通り動作可能にするものである。

また、ＲＯＭ−ＲＡＭ選択回路２は、ＣＰＵ３の動作開
始時、ＣＰＵ３のＲＯＭアクセスに対してＲＡＭ４を選
択し、その後、第３モード指定信号５ＮＯＲ（ＳＥＴ　
ＮＯＲＭＡＬ）に応答して、ＣＰＵ３のＲＯＭアクセス
及びＲＡＭアクセスに対してそれぞれＲＯＭ５及びＲＡ
Ｍ４を選択するものである。

［作用コ したがって２本発明によってテスト制御を行う場合には
、先ず、第１モード指定信号ＧＴＥＳＴによって、外部
テスト装置／ＯからＩ／Ｏポート６を介したＲＡＭ４に
対するテスト用プログラムの書き込みを可能な状態にし
、この時点で、Ｉ／Ｏポート６を介して外部テスト装置
／Ｏからテスト用プログラムをＲＡＭ４に書き込むよう
にする。

次に、第２モード指定信号ＧＮＯＲによって、ＣＰＵ３
のバスイネーブル状態を解除し、ＣＰＵ３を通常通りに
動作させる。この場合、ＣＰＵ３は、その初期動作とし
て、先ず、ＲＯＭ５をアクセスするが、ＲＯＭ−ＲＡＭ
選択回路２は、ＣＰＵ３の動作開始時においては、ＣＰ
Ｕ３のＲＯＭアクセスに対してＲＡＭ４を選択するよう
になされているので、かかるＣＰＵ３のＲＯＭアクセス
に対して、ＲＯＭ５を選択せず、ＲＡＭ４を選択する。

したがって、以後、ＣＰＵ３は、ＲＡＭ４に書き込まれ
たテスト用プログラムに従って動作するところとなる。

また、ＲＯＭ・ＲＡＭ選択回路２は、ＣＰＵ３の動作開
始後、第３モード指定信号５ＮＯＨに応答して、ＣＰＵ
３のＲＯＭアクセス及びＲＡＭアクセスに対して、それ
ぞれＲＯＭ５及びＲＡＭ４を選択するようになされてい
るので、第３モード指定信号５ＮＯＲが供給された後は
、ＲＯＭ５の読み出しテストを行うこともできる。

このように、本発明によれば、通常動作状態でのテスト
は、ＲＯＭ５に格納されたプログラムによらず、外部テ
スト装置／ＯからＩ／Ｏボート６を介してＲＡＭ４に書
き込んだテスト用プログラムに従って実行することがで
きるので、ＲＯＭ　５に′異なるプログラムを格納した
シングルチップマイクロコンピュータにおいても、ＲＯ
Ｍ５に格納されたプログラムごとに異なるテストパター
ンを作成する必要がなく、１種類のテストパターンを用
意すれば足りる。

［実施例］ 以下、第１図を参照して、本発明によるシングルチップ
マイクロコンピュータのテスト制御回路の一実施例につ
き説明する。

本実施例において、テストモード設定回路１は、ラッチ
回路１１、アンド回路１２、ナンド回路１３、Ｄフリッ
プフロップ回路１４及びオア回路１５を設けて構成され
ており、ラッチ回路１１のラッチ入力端子りは、外部テ
スト装置／Ｏからの第１モード指定信号ＧＴＥＳＴが入
力される第１モード指定信号入力端子１６に接続されて
いる。また、このラッチ回路１１の非反転出力端子Ｑは
、テストモード設定信号ＴＥＳＴを出力するアンド回路
１２の一方の入力端子に接続されており、このアンド回
路１２の出力端子は、テストモード設定信号出力端子１
７を介してＣＰＵ３のバスイネーブル制御端子１８及び
Ｉ／Ｏボート６のＲＡＭ接続制御端子１９に接続されて
いる。ここに、ＣＰＵ３はテストモード設定信号ＴＥＳ
Ｔが論理ｒｌ」にされ、バスイネーブル制御端子１８が
論理「１」の状態にされると、バスイネーブル状態とな
るようにされている。また、Ｉ／Ｏボート６はＲＡＭ接
続制御端子１９が論理「１」の状態にされると、テスト
用プログラムを外部テスト装置／ＯからＲＡＭ４に書き
込むことができるようにされている。

また、ラッチ回路１１の非反転出力端子Ｑは、ナンド回
路１３の一方の入力端子に接続され、このナンド回路１
３の他方の入力端子は、第２モード指定信号ＧＮＯＲが
供給される第２モード指定信号入力端子２０に接続され
、このナンド回路１３の出力端子は、アンド回路１２の
他方の入力端子、Ｄフリップフロップ回路１４のクロッ
ク入力端子ＣＫ及びリセット信号ＲＥＳＥＴを出力する
オア回路１５の一方の入力端子に接続されている。また
、ラッチ回路１１のゲート入力端子Ｇ及びＤフリップフ
ロップ回路１４のセット入力端子百は、共通接続されて
リセット命令信号ＩＲＥＳＥＴ（ＩＮ　ＲＥＳＥＴ）が
供給されるリセット命令信号入力端子２１に接続されて
いる。また、Ｄフリップフロップ回路１４のデータ入力
端子りは接地され、その非反転出力端子Ｑはラッチ回路
１１のリセット入力端子Ｒに接続されている。また、リ
セット命令信号入力端子２１は、オア回路１５の他方の
入力端子に接続され、このオア回路１５の出力端子は、
リセット信号出力端子２２を介してＣＰＵ３のリセット
信号入力端子２３に接続されている。ここに、ＣＰＵ３
はリセット信号入力端子２３が論理「０」の状態にされ
ると、初期状態となるようにされている。

また、ＲＯＭ−ＲＡＭ選択回路２は、オア回路２４と、
ＲＳフリップフロップ回路２５と、アンド回路２６と、
ノア回路２７と、ナンド回路２８とで構成されている。

ここに、オア回路２４は、その一方の入力端子をリセッ
ト命令信号入力端子２１に接続され、その他方の入力端
子を第３モード指定信号５ＮＯＲが入力される第３モー
ド指定信号入力端子２９に接続され、その出力端子をＲ
Ｓフリップフロップ回路２５のリセット入力端子Ｒに接
続されている。尚、第３モード指定信号５ＮＯＲはＣＰ
Ｕ３からデコーダ７を介して供給される。

また、ＲＳフリップフロップ回路２５のセット入力端子
Ｓは、ナンド回路１３の出力端子に接続されている。ま
た、このＲＳフリップフロップ回路２５の非反転出力端
子Ｑは、アンド回路２６の一方の入力端子に接続され、
このアンド回路２６の出力端子は、ＲＡＭチップセレク
ト信号ＲＡＭＣ８を出力するノア回路２７の一方の入力
端子に接続され、このノア回路２７の出力端子は、ＲＡ
Ｍチップセレクト信号出力端子３０を介してＲＡＭ　４
のチップセレクト信号入力端子３１に接続されている。

このＲＡＭ４は、チップセレクト信号入力端子３１を論
理「０」の状態にすると、チップセレクトされるように
なされている。また、ＲＳフリップフロップ回路２５の
反転出力端子Ｑは、ＲＯＭチップセレクト信号ＲＯＭＣ
５を出力するナンド回路２８の一方の入力端子に接続さ
れ、このナンド回路２８の出力端子は、ＲＯＭチップセ
レクト信号出力端子３２を介してＲＯＭ５のチップセレ
クト信号入力端子３３に接続されている。このＲＯＭ５
は、チップセレクト信号入力端子３３を論理［０」の状
態にすると、チップセレクトされるようになされている
。

また、アンド回路２６の他方の入力端子及びすンド回路
２８の他方の入力端子は、共通接続されてＲＯＭアクセ
ス信号ｌＲＯＭ　（ＩＮ　ＲＯＭ）が入力されるＲＯＭ
アクセス信号入力端子３４に接続され、ノア回路２７の
他方の入力端子は、ＲＡＭアクセス信号ｌＲＡＭ　（Ｉ
Ｎ　ＲＡＭ）が入力されるＲＡＭアクセス信号入力端子
３５に接続されている。ここに、ＲＯＭアクセス信号ｌ
ＲＯＭ及びＲＡＭアクセス信号ｌＲＡＭは、ＣＰＵ３か
らデコーダ７を介して供給されるが、このデコーダ７は
、ＣＰＵ３から出力されるアドレス信号をデコードして
、ＣＰＵ３がＲＯＭ５をアクセスした場合には、ＲＯＭ
アクセス信号ｌＲＯＭを論理「１」とし、また、ＣＰ　
Ｕ−３がＲＡＭ４をアクセスした場合には、ＲＡＭアク
セス信号［ＲＡＭを論理「１」とするものである。

次に、かかる本実施例において、テスト制御を行う場合
について説明する。尚、第１表に本実施例の各モードに
おける入力端子及び出力端子の論理状態を示す。

先ず、テスト制御開始前の初期状態（第１表■参照）で
は、第１モード指定信号ＧＴＥＳＴ　、第２モード指定
信号ＧＮＯＲ、リセット命令信号ＩＲＥＳＥＴ、及び第
３モード指定信号５ＮＯＲを何れも論理「０」の状態に
しておく、尚、この状態では、ＲＯＭアクセス信号［Ｒ
ＯＭ及びＲＡＭアクセス信号ＩＲＡ１４は、当然、論理
「０」の状態にある。したがって、また、この初期状態
においては、テストモード設定信号出力端子１７及びリ
セット信号出力端子２２は、共に論理ｒＯＪ、ＲＡＭチ
ップセレクト信号出力端子３０及びＲＯＭチップセレク
ト信号出力端子３２は、共に論理「１」の状態となりで
いる。

次に、この状態から第１モード指定信号ＧＴＥＳＴ及び
第３モード指定信号５ＮＯＲを共に論理「１」にする（
第１表■参照）、この場合、ラッチ回路１１のラッチ入
力端子しは論理「１」の状態となるが、このとき、この
ラッチ回路１１のゲート入力端子Ｇは、論理「０」の状
態にあるので、ラッチ回路１１の非反転出力端子Ｑは、
ラッチ入力端子りと同様に論理「ｌ」の状態となり、ア
ンド回路１２の一方の入力端子を論理「１」の状態とす
る。また、ナンド回路１３の一方の入力端子も論理「１
」の状態とされるが、このとき、このナンド回路１３の
他方の入力端子は論理「ｏ」の状態にあるので、ナンド
回路１３は論理「１」を出力し、アンド回路１２の他方
の出力端子を論理「１」の状態とする。したがって、こ
のモードでは、アンド回路１２の出力は論理「１」とな
り、ＣＰＵ３のバスイネーブル端子１８及びＩ／Ｏポー
ト６のＲＡＭ接続制御端子１９は共に論理「１」の状態
とされる。この結果、ＣＰＵ３はバスイネーブル状態に
なると共に、Ｉ／Ｏボート６は、外部テスト装置／Ｏか
らＲＡＭ４にテスト用プログラムを書き込むことができ
る状態となる。

本実施例においては、更に続いて、リセット命令信号Ｉ
ＲＥＳＥＴを論理「１」とし、ラッチ回路１１のゲート
入力端子Ｇを論理「１」の状態とする（第１表■参照）
、このようにすると、以後、ラッチ回路１１は、その非
反転出力端子Ｑの状態をゲート入力端子ｄが論理「１」
とされる直前の出力である論理「１」に維持するところ
となる。そこで、本実施例においては、このような状態
にした後、外部テスト装置／ＯからＩ／Ｏボート６を介
してテスト用プログラムをＲＡＭ４に書き込むようにす
る。尚、このとき、ＲＳフリップフロップ回路２５のセ
ット入力端子方及びリセット入力端子πは、それぞれ論
理「１」及び論理「０」の状態にあり、この結果、非反
転出力端子Ｑ及び反転出力端子向は、それぞれ論理「０
」及び論理「１」の状態にある。また、リセット信号出
力端子２２、ＲＡＭチップセレクト信号出力端子３０及
びＲＯＭチップセレクト信号出力端子３２は共に論理「
１」の状態にある。

次に、第２モード指定信号ＧＮＯＲを論理「１」とし、
ナンド回路１３の他方の入力端子を論理「１」の状態と
する（第１表■参照）、このようにすると、ナンド回路
１３の一方の入力端子は論理「１」の状態にあるので、
こめナンド回路１３は、論理「０」を出力して、アンド
回路１２の他方の入力端子を論理ｒＱＪの状態とする。

この結果、アンド回路１２は論理ｒＱＪを出力し、Ｃ−
Ｕ３のバスイネーブル制御端子１８及びＩ／Ｏボート６
のＲＡＭ接続制御端子１９を共に論理「０」の状態とす
る。このため、ＣＰＵ３は、そのバスイネーブル状態を
解除すると共に、Ｉ／Ｏポート６も通常状態に復帰する
。また、このとき、ナンド回路１３の出力端子が論理「
０」の状態となることによって、オア回路１５の一方の
入力端子も論理「０」の状態とされるので、オア回路１
５の出力、即ち、リセット信号ＲＥＳＥＴも論理「Ｏ」
となり、ＣＰＵ３がリセット状態とされる。尚、このと
き、ＲＳフリップフロップ回路２５のセット入力端子方
及びリセット入力端子互は、それぞれ論理「Ｏ」及び論
理「１」に反転し、非反転出力端子Ｑ及び反転出力端子
Ｑもそれぞれ論理「１」及び論理「０」に反転するが、
ＲＡＭチップセレクト信号出力端子３０及びＲＯＭチッ
プセレクト信号出力端子３２は共に論理「１」を維持す
る。

次に、第２モード指定信号ＧＮＯＲを論理「０」とし、
ナンド回路１３の他方の入力端子を論理「０」の状態と
する（第１表■参照）、このようにすると、このナンド
回路１３の出力端子は論理「０」の状態から論理「１」
の状態に反転し、オア回路１５の一方の入力端子も論理
「０」の状態から論理「１」の状態に反転するが、この
とき、オア回路１５の他方の入力端子は論理「１」の状
態にあるので、このオア回路１５は、論理「１」を出力
し、ＣＰＵ３のリセット信号入力端子２３を論理「１」
の状態にする。このため、ＣＰＵ３は、そのリセット状
態を解除される。また、このとき、Ｄフリップフロップ
回路１４のクロック入力端子ＣＫも論理「０」の状態か
ら論理「１」の状態に反転する。ここに、このＤフリッ
プフロップ回路１４はポジティブエツジトリガ形に構成
されているので、クロック入力端子ＣＫが論理「０」の
状態から論理「１」の状態に反転することによって、そ
の非反転出力端子Ｑも論理「１」の状態から論理「０」
の状態に反転し、これに伴って、ラッチ回路１１のリセ
ット入力端子Ｒも論理「１」の状態から論理「０」の状
態に反転する。この結果、ラッチ回路１１の非反転出力
端子Ｑは、論理「１」の状態から論理「０」の状態に反
転し、アンド回路１２の一方の入力端子を論理「１」の
状態から論理「０」の状態に反転させる。したがって、
上述のように第２モード指定信号ＧＮＯＲを論理「０」
とし、ナンド回路１３の他方の入力端子を論理ｒＱＪの
状態とすると、アンド回路１２の他方の出力端子は論理
「１」の状態とされてしまうが、他方において、アンド
回路１２の一方の出力端子が論理「０」の状態とされる
ので、アンド回路１２の出力端子は論理「０」の状態を
維持し、これによって、ＣＰＵ３の通常動作の開始が保
証される。尚、このとき、ＲＳフリップフロップ回路２
５のセット入力端子Ｓ及びリセット入力端子Ｒは共に論
理「１」となるが、この場合には、ＲＳフリップフロッ
プ回路２５の出力は変化せず、非反転出力端子Ｑ及び反
転出力端子Ｑはそれぞれ論理「１」及び論理「０」を維
持する。また、この時点では、ＲＡＭチップセレクト信
号出力端子３０及びＲＯＭチップセレクト信号出力端子
３２は共に論理「１」を維持している。

このようにして、ＣＰＵ３のリセットが解除されると、
ＣＰＵ３は、当然に、その初期動作としてＲＯＭ５をア
クセスする。このとき、デコーダ７はＲＯＭアクセス信
号ｌＲＯＭを論理「１」とするので、ＲＯＭアクセス信
号入力端子３４は、論理「０」の状態から論理「１」の
状態に反転しく第１表■参照）、ナンド回路２８の他方
の入力端子が論理「１」の状態とされるが、このとき、
ナンド回路２８は、その一方の出力端子をＲＳフリップ
フロップ回路２５の反転出力端子Ｑによって、論理「０
」の状態にされているので、ナンド回路２８は、その出
力として、論理「１」を維持するところとなる。このた
め、このモードでは、ＲＯＭ５がアクセスされたにも拘
らず、ＲＯＭ５が選択されることはない、ところが、Ｒ
ＯＭアクセス信号ｌＲＯＭが論理「１」とされ、ＲＯＭ
アクセス信号入力端子３４が論理「１」の状態に反転す
ると、アンド回路２６の他方の大力端子が論理「１」の
状態に反転し、このとき、このアンド回路２６の一方の
入力端子は、ＲＳフリップフロップ回路２５の非反転出
力端子Ｑによって論理「１」の状態とされているので、
アンド回路２６の出力端子は論理「１」の状態となり、
ノア回路２７の一方の入力端子が論理「１」の状態とさ
れる。このとき、ノア回路２７の他方の入力端子は論理
［０」の状態にあるので、その出力は論理「０」となり
、ＲＡＭチップセレクト信号出力端子３０を介してＲＡ
Ｍ４のチップセレクト信号入力端子３゛１は論理「０」
の状態にされる。この結果、ＲＡＭ４がチップセレクト
され、以後、ＣＰＵ３は、ＲＡＭ４に格納されたテスト
用プログラムに従って動作するところとなる。尚、この
モードで、次に、ＣＰＵ３がＲＡＭ４をアクセスしたと
すると、デコーダ７は、ＲＡＭアクセス信号ｌＲＡＭを
論理「１」とするので、ＲＡＭアクセス信号入力端子３
５は、論理「０」の状態から論理「１」の状態に反転し
く第１表■参照）、ノア回路２７の他方の入力端子を論
理「１」とする、このため、ノア回路２７は論理「Ｏ」
を出力し、ＲＡＭ４が通常に選択される。尚、このとき
、ＲＳフリップフロップ回路２５の反転出力端子Ｑは論
理「０」の状態にあるので、ナンド回路２８は、その出
力として、論理「１」を維持し、ＲＯＭ５が選択される
ことはない。

また、本実施例においては、ＲＡＭ４に書き込むテスト
用プログラムに第３モード指定信号５ＮＯＲを論理「１
」から論理「０」に反転させる命令を含ませておくこと
で、ＲＯＭ５及びＲＡＭ４のチップセレクトを通常状態
に戻し、ＲＯＭ５の読み出しテストを実行することもで
きる（第１表■、■、［相］参照）。

即ち、第３モード指定信号５ＮＯＲを論理「１」から論
理「０」に反転させると（第１表■参照）、オア回路２
４の出力端子が論理「０」の状態となるので、ＲＳフリ
ップフロップ回路２５は、そのセット入力端子Ｓを論理
「１」、リセット入力端子Ｒを論理「０」とし、その非
反転出力端子Ｑを論理「０」、反転出力端子Ｑを論理「
１」に反転させるので、アンド回路２６は、その一方の
入力端子を論理「０」とされ、また、ナンド回路２８は
、そめ一方の入力端子を論理「１」とされる。

この結果、ＣＰＵ３がＲＯＭ５をアクセスし、ＲＯＭア
クセス信号入力端子３４が論理「１」とされると（第１
表■参照）、ナンド回路２８の他方の入力端子が論理「
１」とされるので、このナンド回路２８は論理ｒ□、を
出力し、ＲＯＭ５がチップセレクトされるところとなる
。尚、この場合、アンド回路２６は、その他方の入力端
子を論理「１」の状態とされるが、その一方の入力端子
は論理「０」とされたままであるので、その出力は変化
せず、この結果、ノア回路２７は、その出力として論理
「１」を維持する。したがって、ＲＯＭアクセスに対し
ては、ＲＯＭ５がチップセレクトされ、ＲＡＭ４がチッ
プセレクトされることはない。

また、ＣＰＵ３がＲＡＭ４をアクセスし、ＲＡＭアクセ
ス信号入力端子３５が論理「１」とされると（第１表［
相］参照）、ノア回路２７の他方の入力端子が論理「１
」とされるので、このノア回路２７の出力は論理「０」
となり、この結果、ＲＡＭ４がチップセレクトされる。

尚、この場合、ナンド回路２８の入力端子は、その論理
状態に変化が生じないので、その出力は変化せず、ナン
ド回路２８はその出力として、論理「１」を維持する。

したがって、ＲＡＭアクセスに対しては、ＲＡＭ４がチ
ップセレクトされ、ＲＯＭ５がチップセレクトされるこ
とはない。

このように、このモードでは、ＲＯＭアクセスに対して
は、ＲＯＭ５がチップセレクトされ、ＲＡＭアクセスに
対しては、ＲＡＭ４がチップセレクトされる。

以上のように、本実施例によれば、ＣＰＵ３を動作させ
た状態、即ち１通常動作状態でのテストは、ＲＯＭ５に
格納されたプログラムによらず、外部テスト装置／Ｏか
らＩ／Ｏボート６を介してＲＡＭ４に書き込んだテスト
用プログラムに従って行うことができる。

［発明の効果］ 本発明によれば、通常動作状態でのテストは、外部テス
ト装置からＩ／Ｏボートを介してＲＡＭにテスト用プロ
グラムを書き込み、このＲＡＭに書き込んだプログラム
に従って行うことができるように構成したことにより、
ＲＯＭに異なるプログラムを格納したシングルチップマ
イクロコンピュータにおいても、ＲＯＭのプログラムご
とに異なるテストパターンを作成する必要がなく、１種
類のテストパターンを用意すれば足りるので、通常動作
状態でのテストをきわめて力率的に実行することができ
る。

第１表

【図面の簡単な説明】

第１図は本発明の一実施例 イクロコンピユータの主要な・ 回路図である。 １・・・テストモード設定回路 ２・・・ＲＯＭ　−ＲＡＭ選択回１′ ３・・・ＣＰＵ ５・・・ＲＯＭ ７・・・デコーダ ９・・・データバス　　　　Ｉ ＧＴＥＳＴ・・・第１モード指定信 ＧＮＯＲ・・・・・・第２モード指定信５ＮＯＲ・・・
・・・第３モード指定信ＩＲＥＳＥＴ・・・リセット命
令信号 ＩＲＯＮ・・・・・・ＲＯＭアクセス信ｌＲＡＭ・・・
・・・ＲＡＭアクセス信ＴＥＳＴ・・・・・・テストモ
ード信号ＲＥＳＥＴ・・・リセット信号 ＲＡＭＣ５・・・ＲＡＭチップセレ をシングルチップマ 溝成要素と共に示す 路 ４・・・ＲＡＭ ６・・・Ｉ／Ｏボート ８・・・アドレスバス Ｏ・・・外部テスト装置 号 号 号 号 号 クト信号

Claims (1)

1. 【特許請求の範囲】 第１モード指定信号に応答して、ＣＰＵをバスイネーブ
   ル状態にし、Ｉ／Ｏポートを介してＲＡＭに対するテス
   ト用プログラムの書き込みを可能にし、その後、第２モ
   ード指定信号に応答して、上記ＣＰＵの上記バスイネー
   ブル状態を解除し、上記ＣＰＵを動作状態にするテスト
   モード設定回路と、 上記ＣＰＵの動作開始時、上記ＣＰＵのＲＯＭアクセス
   に対して上記ＲＡＭを選択し、その後、第３モード指定
   信号に応答して、上記ＣＰＵのＲＯＭアクセス及びＲＡ
   Ｍアクセスに対してそれぞれＲＯＭ及び上記ＲＡＭを選
   択するＲＯＭ・ＲＡＭ選択回路とを 備えてなるシングルチップマイクロコンピュータのテス
   ト制御回路。