JPH01184959A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01184959A JPH01184959A JP1051388A JP1051388A JPH01184959A JP H01184959 A JPH01184959 A JP H01184959A JP 1051388 A JP1051388 A JP 1051388A JP 1051388 A JP1051388 A JP 1051388A JP H01184959 A JPH01184959 A JP H01184959A
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- JP
- Japan
- Prior art keywords
- gate electrode
- film
- electrode
- forming
- etching
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、いわゆ
るＴ形ゲート電極を有する半導体装置の製造に適用して
好適なものである。
るＴ形ゲート電極を有する半導体装置の製造に適用して
好適なものである。
本発明による半導体装置の製造方法は、半導体基板上に
第１のゲート電極を形成する工程と、上記第１のゲート
電極を覆う絶縁膜を全面に形成する工程と、上記絶縁膜
をエツチングすることにより上記第１のゲート電極を露
出させる工程と、ゲート電極形成用の膜を全面に形成す
る工程と、上記ゲート電極形成用の膜をエツチングする
ことにより上記第１のゲート電極よりも幅が広く、かつ
上記第１のゲート電極に接続されている第２のゲート電
極を形成する工程とを有する。これによって、Ｔ形ゲー
ト電極を有する半導体装置を高い生産性でしかも再現性
良く製造することができる。
第１のゲート電極を形成する工程と、上記第１のゲート
電極を覆う絶縁膜を全面に形成する工程と、上記絶縁膜
をエツチングすることにより上記第１のゲート電極を露
出させる工程と、ゲート電極形成用の膜を全面に形成す
る工程と、上記ゲート電極形成用の膜をエツチングする
ことにより上記第１のゲート電極よりも幅が広く、かつ
上記第１のゲート電極に接続されている第２のゲート電
極を形成する工程とを有する。これによって、Ｔ形ゲー
ト電極を有する半導体装置を高い生産性でしかも再現性
良く製造することができる。
［従来の技術］
ショットキーゲートＦＥＴ等の半導体装置のゲート直列
抵抗Ｒｇを低減するために、ゲート電極をＴ形にする技
術が知られている。従来、このＴ形ゲート電極を形成す
るための方法としては、多層レジスト技術を用いて一回
の蒸着により形成する方法、めっき技術を用いてＴ形ゲ
ート電極の下部及び上部を順次形成する方法、マスク合
わせを二回行うことによりＴ形ゲート電極の下部及び上
部を順次形成する方法、米国特許第４５９９７９０号に
開示されているように斜め蒸着技術を用いて一回の蒸着
により形成する方法等が知られている。
抵抗Ｒｇを低減するために、ゲート電極をＴ形にする技
術が知られている。従来、このＴ形ゲート電極を形成す
るための方法としては、多層レジスト技術を用いて一回
の蒸着により形成する方法、めっき技術を用いてＴ形ゲ
ート電極の下部及び上部を順次形成する方法、マスク合
わせを二回行うことによりＴ形ゲート電極の下部及び上
部を順次形成する方法、米国特許第４５９９７９０号に
開示されているように斜め蒸着技術を用いて一回の蒸着
により形成する方法等が知られている。
しかしながら、上述の第１の方法は、レジストの種類の
選定、リソグラフィー条件の設定等が難しく、プロセス
の安定性に欠ける。また、第２の方法は、半導体装置の
生産性が低い。第３の方法は、マスク合わせ精度に問題
があり、実用的でない。さらに、第４の方法は、斜め蒸
着の再現性が良好でないため、実際には適用が難しい。
選定、リソグラフィー条件の設定等が難しく、プロセス
の安定性に欠ける。また、第２の方法は、半導体装置の
生産性が低い。第３の方法は、マスク合わせ精度に問題
があり、実用的でない。さらに、第４の方法は、斜め蒸
着の再現性が良好でないため、実際には適用が難しい。
従って本発明の目的は、Ｔ形ゲート電極を有する半導体
装置を高い生産性でしかも再現性良く製造することがで
きる半導体装置の製造方法を提供することにある。
装置を高い生産性でしかも再現性良く製造することがで
きる半導体装置の製造方法を提供することにある。
〔問題点を解決するための手段〕
本発明は、半導体基板（１）上に第１のゲート電極（２
）を形成する工程と、上記第１のゲート電極（２）を覆
う絶縁膜（３）を全面に形成する工程と、上記ｖＡ縁膜
（３）をエツチングすることにより上記第１のゲート電
極（２）を露出させる工程と、ゲート電極形成用の膜（
５）を全面に形成する工程と、上記ゲート電極形成用の
膜（５）をエツチングすることにより上記第１のゲート
電極（２）よりも幅が広く、かつ上記第１のゲート電極
（２）に接続されている第２のゲート電極（７）を形成
する工程とを有する半導体装置の製造方法である。
）を形成する工程と、上記第１のゲート電極（２）を覆
う絶縁膜（３）を全面に形成する工程と、上記ｖＡ縁膜
（３）をエツチングすることにより上記第１のゲート電
極（２）を露出させる工程と、ゲート電極形成用の膜（
５）を全面に形成する工程と、上記ゲート電極形成用の
膜（５）をエツチングすることにより上記第１のゲート
電極（２）よりも幅が広く、かつ上記第１のゲート電極
（２）に接続されている第２のゲート電極（７）を形成
する工程とを有する半導体装置の製造方法である。
上記した手段によれば、確立した既存の半導体製造技術
であるエツチング技術、膜形成技術等を用いて第１及び
第２のゲート電極を形成することができるので、これら
の第１及び第２のゲート電極から成るＴ形ゲート電極を
容易にしかも安定に形成することができる。これによっ
て、Ｔ形ゲート電極を有する半導体装置を高い生産性で
しかも再現性良く製造することができる。
であるエツチング技術、膜形成技術等を用いて第１及び
第２のゲート電極を形成することができるので、これら
の第１及び第２のゲート電極から成るＴ形ゲート電極を
容易にしかも安定に形成することができる。これによっ
て、Ｔ形ゲート電極を有する半導体装置を高い生産性で
しかも再現性良く製造することができる。
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をショットキーゲートＦ
ＥＴの製造に適用した実施例である。
明する。この実施例は、本発明をショットキーゲートＦ
ＥＴの製造に適用した実施例である。
本実施例においては、第１図に示すように、まず例えば
ＧａＡｓ基板のような半導体基板１の全面に例えばＡ１
やＴｉ／Ａｕのようなゲート電極形成用の金属膜を蒸着
等により形成し、この金属膜をエツチングにより所定形
状にパターンニングして下部ゲート電極２を形成する。
ＧａＡｓ基板のような半導体基板１の全面に例えばＡ１
やＴｉ／Ａｕのようなゲート電極形成用の金属膜を蒸着
等により形成し、この金属膜をエツチングにより所定形
状にパターンニングして下部ゲート電極２を形成する。
次に第２図に示すように、上記下部ゲート電極２を覆う
ように例えばＳｉ０ｇ膜のような絶縁膜３を例えばＣＶ
Ｄ法により全面に形成した後、この絶縁膜３の上に例え
ばレジストのような平坦化膜４を形成する。
ように例えばＳｉ０ｇ膜のような絶縁膜３を例えばＣＶ
Ｄ法により全面に形成した後、この絶縁膜３の上に例え
ばレジストのような平坦化膜４を形成する。
次に、例えば反応性イオンエツチング（ＲＩＥ）を用い
て上記平坦化膜４及び絶縁膜３を基板表面と垂直方向に
異方性エツチングすることにより、第３図に示すように
、上記下部ゲート電極２の上面が露出した構造を形成す
る。この後、平坦化膜４を除去する。なお、上記平坦化
膜４の種類、形成条件等は、このＲＩＥによるエツチン
グ時にこの平坦化膜４及び絶縁膜３のエツチング速度が
ほぼ同一になるように選ぶ。
て上記平坦化膜４及び絶縁膜３を基板表面と垂直方向に
異方性エツチングすることにより、第３図に示すように
、上記下部ゲート電極２の上面が露出した構造を形成す
る。この後、平坦化膜４を除去する。なお、上記平坦化
膜４の種類、形成条件等は、このＲＩＥによるエツチン
グ時にこの平坦化膜４及び絶縁膜３のエツチング速度が
ほぼ同一になるように選ぶ。
次に第４図に示すように、例えばＡＩやＴｉ／Ａｕのよ
うなゲート電極形成用の金属膜５を蒸着等により全面に
形成した後、この金属膜５の上に上記下部ゲート電極２
よりも幅の広い所定形状のレジスト６をこの下部ゲート
電極２に関して対称的に形成する。
うなゲート電極形成用の金属膜５を蒸着等により全面に
形成した後、この金属膜５の上に上記下部ゲート電極２
よりも幅の広い所定形状のレジスト６をこの下部ゲート
電極２に関して対称的に形成する。
次に、このレジスト６をマスクとして上記金属膜５を例
えばプラズマエツチングやウエットエッチングにより所
定量のサイドエツチングが生じるまで等方性エツチング
することにより、第５図に示すように、上記下部ゲート
電極２よりも幅の広い上部ゲート電極７を形成する。こ
の上部ゲート電極７はその中央部で上記下部ゲート電極
２と接続されており、これらの上部ゲート電極７及び下
部ゲート電極２によりＴ形ゲート電極８が形成される。
えばプラズマエツチングやウエットエッチングにより所
定量のサイドエツチングが生じるまで等方性エツチング
することにより、第５図に示すように、上記下部ゲート
電極２よりも幅の広い上部ゲート電極７を形成する。こ
の上部ゲート電極７はその中央部で上記下部ゲート電極
２と接続されており、これらの上部ゲート電極７及び下
部ゲート電極２によりＴ形ゲート電極８が形成される。
次に、上記レジスト６をマスクとして上記絶縁膜３を例
えばＲＩＥにより異方性エツチングすることにより開口
３ａ、３ｂを形成した後、例えばＡｕＧｅ／Ｎｉのよう
なオーミック金属を全面に蒸着してソース電極９及びド
レイン電極１０を形成する。
えばＲＩＥにより異方性エツチングすることにより開口
３ａ、３ｂを形成した後、例えばＡｕＧｅ／Ｎｉのよう
なオーミック金属を全面に蒸着してソース電極９及びド
レイン電極１０を形成する。
次に、上記レジスト６を上記蒸着時にその上に形成され
たオーミック金属膜１１とともに除去（リフトオフ）し
た後、ソース電極９及びドレイン電極１０の半導体基板
ｌに対するオーミックコンタクトをとるためのアロイを
行い、これによって第６図に示すように目的とするＴ形
ゲート電極８を有するショットキーゲートＦＥＴを完成
させる。
たオーミック金属膜１１とともに除去（リフトオフ）し
た後、ソース電極９及びドレイン電極１０の半導体基板
ｌに対するオーミックコンタクトをとるためのアロイを
行い、これによって第６図に示すように目的とするＴ形
ゲート電極８を有するショットキーゲートＦＥＴを完成
させる。
本実施例によれば、確立した既存の半導体製造技術であ
る蒸着、ＣＶＤ等の膜形成技術、エツチング技術、平坦
化技術等により上述のように下部ゲート電極２及び上部
ゲート電極７を形成し、これらの下部ゲート電極２及び
上部ゲート電極７によりＴ形ゲート電極８を形成してい
るので、このＴ形ゲート電極８を容易にしかも安定に形
成することができる。従って、Ｔ形ゲート電極８を有す
るショットキーゲートＦＥＴを高い生産性でしかも再現
性良く製造することができる。このＴ形ゲート電極８に
よりゲート直列抵抗Ｒｇを低減することができ、ショッ
トキーゲートＦＥＴの性能向上を図ることできる。
る蒸着、ＣＶＤ等の膜形成技術、エツチング技術、平坦
化技術等により上述のように下部ゲート電極２及び上部
ゲート電極７を形成し、これらの下部ゲート電極２及び
上部ゲート電極７によりＴ形ゲート電極８を形成してい
るので、このＴ形ゲート電極８を容易にしかも安定に形
成することができる。従って、Ｔ形ゲート電極８を有す
るショットキーゲートＦＥＴを高い生産性でしかも再現
性良く製造することができる。このＴ形ゲート電極８に
よりゲート直列抵抗Ｒｇを低減することができ、ショッ
トキーゲートＦＥＴの性能向上を図ることできる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述Φ実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述Φ実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、下部ゲート電極２及び上部ゲート電極７の材料
は互いに異なる材料を用いてもよい。また、上述の実施
例においては、本発明をショットキーゲートＦＥＴの製
造に適用した場合について説明したが、本発明は、例え
ば高電子移動度トランジスタ（ＨＥＭＴ）のような他の
種類の半導体装置の製造に適用することも可能である。
は互いに異なる材料を用いてもよい。また、上述の実施
例においては、本発明をショットキーゲートＦＥＴの製
造に適用した場合について説明したが、本発明は、例え
ば高電子移動度トランジスタ（ＨＥＭＴ）のような他の
種類の半導体装置の製造に適用することも可能である。
なお、次のような方法によりショットキーゲー）ＦＥＴ
を製造しても上述の実施例と同様な効果がある。すなわ
ち、第７図に示すように、まず半導体基板ｌ上に例えば
ＳｉＮ膜のような比較的厚い絶縁膜３を形成した後、こ
の絶縁膜３の上に所定形状のレジスト（図示ｉず）を形
成し、このレジストをマスクとしてこの絶縁膜３をエツ
チングすることにより開口３Ｃを形成する。次に、ＡＩ
やＴｉ／Ａｕのような金属を全面に蒸着した後、上記レ
ジスト及びその上に形成された金属膜をリフトオフし、
これによって開口３Ｃの内部にこの開口３Ｃよりも幅の
狭い下部ゲート電極２を形成する。この後、例えばＳｉ
Ｎ膜やＳｉＯ□膜のような絶縁膜１２を全面に形成する
。次に、例えばＲＩＥによる異方性エツチングを行うこ
とにより、第８図に示すように、開口３ｃの内部を除い
て絶縁［１２を除去した後、例えばＡＩやＴｉ／Ａｕの
ような金属膜５を全面に形成する。この後、上述の実施
例の第４図及び第５図に示す工程と同様な工程を経て、
第９図に示すように、下部ゲート電極２及び上部ゲート
電極７から成るＴ形ゲート電極８を有するシぢットキー
ゲートＦＥ、Ｔを完成させる。
を製造しても上述の実施例と同様な効果がある。すなわ
ち、第７図に示すように、まず半導体基板ｌ上に例えば
ＳｉＮ膜のような比較的厚い絶縁膜３を形成した後、こ
の絶縁膜３の上に所定形状のレジスト（図示ｉず）を形
成し、このレジストをマスクとしてこの絶縁膜３をエツ
チングすることにより開口３Ｃを形成する。次に、ＡＩ
やＴｉ／Ａｕのような金属を全面に蒸着した後、上記レ
ジスト及びその上に形成された金属膜をリフトオフし、
これによって開口３Ｃの内部にこの開口３Ｃよりも幅の
狭い下部ゲート電極２を形成する。この後、例えばＳｉ
Ｎ膜やＳｉＯ□膜のような絶縁膜１２を全面に形成する
。次に、例えばＲＩＥによる異方性エツチングを行うこ
とにより、第８図に示すように、開口３ｃの内部を除い
て絶縁［１２を除去した後、例えばＡＩやＴｉ／Ａｕの
ような金属膜５を全面に形成する。この後、上述の実施
例の第４図及び第５図に示す工程と同様な工程を経て、
第９図に示すように、下部ゲート電極２及び上部ゲート
電極７から成るＴ形ゲート電極８を有するシぢットキー
ゲートＦＥ、Ｔを完成させる。
〔発明の効果］
本発明によれば、半導体基板上に第１のゲート電極を形
成する工程と、上記第１のゲート電極を覆う絶縁膜を全
面に形成する工程と、上記絶縁膜をエツチングすること
により上記第１のゲート電極を露出させる工程と、ゲー
ト電極形成用の膜を全面に形成する工程と、上記ゲート
電極形成用の膜をエツチングすることにより上記第１の
ゲート電極よりも幅が広く、かつ上記第１のゲート電極
に接続されている第２のゲート電極を形成する工程とを
有するので、確立した既存の半導体製造技術により第１
及び第２のゲート電極から成るＴ形ゲート電極を容易に
しかも安定に形成することができ、従ってＴ形ゲート電
極を有する半導体装置を高い生産性でしかも再現性良く
製造することができる。
成する工程と、上記第１のゲート電極を覆う絶縁膜を全
面に形成する工程と、上記絶縁膜をエツチングすること
により上記第１のゲート電極を露出させる工程と、ゲー
ト電極形成用の膜を全面に形成する工程と、上記ゲート
電極形成用の膜をエツチングすることにより上記第１の
ゲート電極よりも幅が広く、かつ上記第１のゲート電極
に接続されている第２のゲート電極を形成する工程とを
有するので、確立した既存の半導体製造技術により第１
及び第２のゲート電極から成るＴ形ゲート電極を容易に
しかも安定に形成することができ、従ってＴ形ゲート電
極を有する半導体装置を高い生産性でしかも再現性良く
製造することができる。
第１図〜第６図は本発明の一実施例によるショットキー
ゲートＦＥＴの製造方法を工程順に説明するための断面
図、第７図〜第９図はＴ形ゲート電極を有するショット
キーゲートＦＥＴの製造方法の他の例を工程順に説明す
るための断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：下部ゲート電極（第１のゲート
電極）、 ３：絶縁膜、 ５：金属膜（ゲート電極形成
用の膜）、 ７：上部ゲート電極（第２のゲート電極）
、 ８：Ｔ形ゲート電極。 代理人 弁理士 杉 浦 正 知 第４図 一芙紗１ 第５図 にの伊Ｊ 第１図
ゲートＦＥＴの製造方法を工程順に説明するための断面
図、第７図〜第９図はＴ形ゲート電極を有するショット
キーゲートＦＥＴの製造方法の他の例を工程順に説明す
るための断面図である。 図面における主要な符号の説明 １：半導体基板、 ２：下部ゲート電極（第１のゲート
電極）、 ３：絶縁膜、 ５：金属膜（ゲート電極形成
用の膜）、 ７：上部ゲート電極（第２のゲート電極）
、 ８：Ｔ形ゲート電極。 代理人 弁理士 杉 浦 正 知 第４図 一芙紗１ 第５図 にの伊Ｊ 第１図
Claims (1)
- 【特許請求の範囲】 半導体基板上に第１のゲート電極を形成する工程と、 上記第１のゲート電極を覆う絶縁膜を全面に形成する工
程と、 上記絶縁膜をエッチングすることにより上記第１のゲー
ト電極を露出させる工程と、 ゲート電極形成用の膜を全面に形成する工程と、上記ゲ
ート電極形成用の膜をエッチングすることにより上記第
１のゲート電極よりも幅が広く、かつ上記第１のゲート
電極に接続されている第２のゲート電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051388A JPH01184959A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1051388A JPH01184959A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184959A true JPH01184959A (ja) | 1989-07-24 |
Family
ID=11752300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1051388A Pending JPH01184959A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184959A (ja) |
-
1988
- 1988-01-20 JP JP1051388A patent/JPH01184959A/ja active Pending
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