JPH01186658A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01186658A JPH01186658A JP591488A JP591488A JPH01186658A JP H01186658 A JPH01186658 A JP H01186658A JP 591488 A JP591488 A JP 591488A JP 591488 A JP591488 A JP 591488A JP H01186658 A JPH01186658 A JP H01186658A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の構造に関する。
（従来の技術）
近年、半導体素子の微細化に伴い、拡散層。
ゲート電極の低抵抗化を目的としたいわゆるサリサイド
構造のデバイスが用いられてきつつある。
構造のデバイスが用いられてきつつある。
ここで−例としてサリサイド構造のＳＲＡＭの断面図を
第２図に示す、同図において、ｌはＰ型Ｓｉ基板、２は
素子分離用酸化膜、３はゲート酸化膜、４は多結晶Ｓｉ
ゲート電極、５は低濃度不純物拡散層、６は絶縁膜サイ
ドウオール、７は高濃度Ｎ型不純物拡散層（リース・ト
レイン）、８はＴｉシリサイド、９は層間絶縁膜、１０
はコンタクトホール、１２は高抵抗多結晶Ｓｉである。
第２図に示す、同図において、ｌはＰ型Ｓｉ基板、２は
素子分離用酸化膜、３はゲート酸化膜、４は多結晶Ｓｉ
ゲート電極、５は低濃度不純物拡散層、６は絶縁膜サイ
ドウオール、７は高濃度Ｎ型不純物拡散層（リース・ト
レイン）、８はＴｉシリサイド、９は層間絶縁膜、１０
はコンタクトホール、１２は高抵抗多結晶Ｓｉである。
しかし、前述の従来技術では、低抵抗シリサイドとして
最も有望なＴｉシリサイドがフッ酸に対して溶解性が高
く、高抵抗多結晶シリコン成長前にフッ酸による前洗浄
が行えず、コンタクトホール形成時にＴｉシリサイド表
面に付着したフッ素系ポリマーあるいは自然酸化膜等の
絶縁膜の除去か困難であり、これがＴｉシリサイドと高
抵抗多結晶Ｓｉの接触不良を引き起こすという問題かあ
った。
最も有望なＴｉシリサイドがフッ酸に対して溶解性が高
く、高抵抗多結晶シリコン成長前にフッ酸による前洗浄
が行えず、コンタクトホール形成時にＴｉシリサイド表
面に付着したフッ素系ポリマーあるいは自然酸化膜等の
絶縁膜の除去か困難であり、これがＴｉシリサイドと高
抵抗多結晶Ｓｉの接触不良を引き起こすという問題かあ
った。
そこて木発す１は、このような問題点を解決するもので
、その目的はＴｉシリサイドで代表される金属シリサイ
ドと多結晶Ｓｉとの間で良好な接触か得られる半導体装
置を提供することにある。
、その目的はＴｉシリサイドで代表される金属シリサイ
ドと多結晶Ｓｉとの間で良好な接触か得られる半導体装
置を提供することにある。
（課題を解決するための手段）
本発明はＴｉシリサイド層と多結晶Ｓｔ層が耐フッ酸性
金属あるいは、そのシリサイドを介して接続されている
ことを特徴とする。
金属あるいは、そのシリサイドを介して接続されている
ことを特徴とする。
以下図面により本発明の実施例を詳細に説明する。第１
図は本発明の半導体装置を表わす断面図てあり、同図に
おいてｌはＰ型Ｓｉ基板、２は素子分離用酸化膜、３は
ゲート酸化膜、４は多結晶Ｓｉゲート電極、５は低濃度
Ｎ型不純物拡散層（ＬＤＤ）、６は絶縁膜サイドウオー
ル、７は高濃度Ｎ型不純物拡散層（ソース・ドレイン）
である。
図は本発明の半導体装置を表わす断面図てあり、同図に
おいてｌはＰ型Ｓｉ基板、２は素子分離用酸化膜、３は
ゲート酸化膜、４は多結晶Ｓｉゲート電極、５は低濃度
Ｎ型不純物拡散層（ＬＤＤ）、６は絶縁膜サイドウオー
ル、７は高濃度Ｎ型不純物拡散層（ソース・ドレイン）
である。
前記ゲート電極４及びソース・ドレイン７の表面にはＴ
ｉシリサイド８が形成されている０層間絶縁膜９の一部
に設けられたコンタクトホール１０内部にはＭｏシリサ
イド１１が形成され、これ°が前記Ｔｉシリサイド８と
高抵抗多結晶５ｉ１２を接続する役目を果たす。
ｉシリサイド８が形成されている０層間絶縁膜９の一部
に設けられたコンタクトホール１０内部にはＭｏシリサ
イド１１が形成され、これ°が前記Ｔｉシリサイド８と
高抵抗多結晶５ｉ１２を接続する役目を果たす。
次の本発明の半導体装置の製造方法を簡単に説明する。
前記１〜７までは従来の技術を用いて容易に形成される
０次に全面にＴｆをスパッタ法で２００〜８００Ａ形成
した後に６００〜７００℃の温度でハロゲンランプによ
り処理することて前記ゲート電極４及びソース・ドレイ
ン７上のＴｉはＳｉと反応しＴｉシリサイド８が形成さ
れる。
０次に全面にＴｆをスパッタ法で２００〜８００Ａ形成
した後に６００〜７００℃の温度でハロゲンランプによ
り処理することて前記ゲート電極４及びソース・ドレイ
ン７上のＴｉはＳｉと反応しＴｉシリサイド８が形成さ
れる。
未反応Ｔｉは選択エッチ液により除去し、さらに８００
℃前後の温度でハロゲンランプによりアニールを行う。
℃前後の温度でハロゲンランプによりアニールを行う。
化学的気相成長法により層間絶縁膜９を２０００人前後
形成し、フォトレジストパターンを用い一部エッチング
除去しコンタクトホールｌＯを形成する。
形成し、フォトレジストパターンを用い一部エッチング
除去しコンタクトホールｌＯを形成する。
フォトレジストパターンを除去した後、前記コンタクト
ホールｌＯ形成時に生したフッ素系ポリマーあるいは自
然酸化膜をＡｒスパッタエッチにより取り除きＭｏシリ
サイド１１をスパッタ法にて２００〜８００Ａ堆積させ
る。
ホールｌＯ形成時に生したフッ素系ポリマーあるいは自
然酸化膜をＡｒスパッタエッチにより取り除きＭｏシリ
サイド１１をスパッタ法にて２００〜８００Ａ堆積させ
る。
フォトレジストパターンを用い前記ＭＯシリサイド１１
をコンタクトホール部のみを残すようにエツチングした
後に、高抵抗用多結晶Ｓｉ １２を化学的気相成長法に
より１０００〜２０００Ａ形成し１本発明の半導体装置
の構造が完成する。
をコンタクトホール部のみを残すようにエツチングした
後に、高抵抗用多結晶Ｓｉ １２を化学的気相成長法に
より１０００〜２０００Ａ形成し１本発明の半導体装置
の構造が完成する。
以上述べたように発明によればＴｉシリサイド表面に形
成された自然酸化膜あるいはコンタクトホールドライエ
ッチによるフッ素ポリマーはＡｒスパッタエッチにより
容易に除去され、高抵抗多結晶Ｓｉ形成時にはコンタク
トホール部には、耐フッ酸性に富むＭＯシリサイドが形
成されているため、フッ酸による前洗浄が十分行える。
成された自然酸化膜あるいはコンタクトホールドライエ
ッチによるフッ素ポリマーはＡｒスパッタエッチにより
容易に除去され、高抵抗多結晶Ｓｉ形成時にはコンタク
トホール部には、耐フッ酸性に富むＭＯシリサイドが形
成されているため、フッ酸による前洗浄が十分行える。
これによりＴｉシリサイド、多結晶ＳｉはＭＯシリサイ
ドを介し良好な接触が得られるという効。
ドを介し良好な接触が得られるという効。
果を有する。
以上実施例に基すき具体的に説明したが１本発明は上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
たとえば、耐フッ酸性物質はＭｏシリサイド以外ても、
Ｍｏ、Ｃｏ、Ｎ ｔ、ｗ、ｐｔ等の高融点金属、あるい
はそのシリサイドであフてもよい。
Ｍｏ、Ｃｏ、Ｎ ｔ、ｗ、ｐｔ等の高融点金属、あるい
はそのシリサイドであフてもよい。
第１図は本発明の半導体装置の実施例を示すＳＲＡＭの
主要断面図、第２図は従来の半導体装置の実施例を示す
ＳＲＡＭの主要断面図。 ｌφ・・Ｐ型Ｓｉ基板 ２・・・素子分離用酸化膜 ３・・・ゲート酸化膜 ４・・・（多結晶Ｓｉ）ゲート電極 ５・・・低濃度Ｎ型不純物拡散層（ＬＤＤ）６・・・絶
縁膜サイドウオール ７・・・高濃度Ｎ型不純物拡散層 （ソース・ドレイン） ８・・・Ｔｉシリサイド ９・・・層間絶縁膜 １０・・・コンタクトホール １１・・・ＭＯシリサイド １２・・・高抵抗多結晶Ｓｉ 以上 第２図
主要断面図、第２図は従来の半導体装置の実施例を示す
ＳＲＡＭの主要断面図。 ｌφ・・Ｐ型Ｓｉ基板 ２・・・素子分離用酸化膜 ３・・・ゲート酸化膜 ４・・・（多結晶Ｓｉ）ゲート電極 ５・・・低濃度Ｎ型不純物拡散層（ＬＤＤ）６・・・絶
縁膜サイドウオール ７・・・高濃度Ｎ型不純物拡散層 （ソース・ドレイン） ８・・・Ｔｉシリサイド ９・・・層間絶縁膜 １０・・・コンタクトホール １１・・・ＭＯシリサイド １２・・・高抵抗多結晶Ｓｉ 以上 第２図
Claims (3)
- （１）Ｔｉシリサイド層と多結晶Ｓｉ層が耐フッ酸性金
属あるいは、該耐フッ酸性金属のシリサイドを介して接
続されていることを特徴とする半導体装置。 - （２）前記耐フッ酸性金属はＭｏ、Ｎｉ、Ｗ、Ｃｏ、Ｐ
ｔから選ばれてなる第１項記載の半導体装置。 - （３）前記Ｔｉシリサイド層はソース・ドレイン領域ま
たはゲート電極上に形成されていて、前記耐フッ酸性金
属あるいは該耐フッ酸性金属のシリサイドは、層間絶縁
膜に設けられたコンタクトホール内部に形成されている
ことを特徴とする第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP591488A JPH01186658A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP591488A JPH01186658A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186658A true JPH01186658A (ja) | 1989-07-26 |
Family
ID=11624164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP591488A Pending JPH01186658A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166075A (ja) * | 1985-01-17 | 1986-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-01-14 JP JP591488A patent/JPH01186658A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166075A (ja) * | 1985-01-17 | 1986-07-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
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