JPH0150098B2 - - Google Patents
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- JPH0150098B2 JPH0150098B2 JP58020593A JP2059383A JPH0150098B2 JP H0150098 B2 JPH0150098 B2 JP H0150098B2 JP 58020593 A JP58020593 A JP 58020593A JP 2059383 A JP2059383 A JP 2059383A JP H0150098 B2 JPH0150098 B2 JP H0150098B2
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- titanium
- metal
- diffusion layer
- silicide
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体基板の拡散層或いは半導体
基板上の上部膜として形成された半導体層の低抵
抗化を図るために半導体部に金属シリサイドが形
成された半導体装置の製造方法に関する。
基板上の上部膜として形成された半導体層の低抵
抗化を図るために半導体部に金属シリサイドが形
成された半導体装置の製造方法に関する。
近年の半導体装置の高集積化、性能の高度化に
伴つて装置の高速化が要求され、半導体基板に形
成された拡散層やポリシリコン（多結晶シリコ
ン）膜などのシート抵抗を低減させることが必要
となつている。
伴つて装置の高速化が要求され、半導体基板に形
成された拡散層やポリシリコン（多結晶シリコ
ン）膜などのシート抵抗を低減させることが必要
となつている。
このような要請に対処するため、拡散層や上部
膜としてのポリシリコン膜上に高融点金属のシリ
サイドを形成させる手段がいくつか提案されてい
る。
膜としてのポリシリコン膜上に高融点金属のシリ
サイドを形成させる手段がいくつか提案されてい
る。
その中の代表的な手段の概略は次のようなもの
である。まず半導体（シリコン）基板上にフイー
ルド酸化膜およびゲート酸化膜を形成すると共に
基板内に所定の拡散層を形成し、ゲート酸化膜上
にはゲート電極としてポリシリコン配線を形成す
る。続いてこのような半導体基板上にチタン膜を
被着する。その後、この半導体基板に500℃〜600
℃で熱処理を施すと、チタン膜中のチタンとチタ
ン膜下に接触しているシリコンとが反応し、ポリ
シリコン配線上および拡散層上にチタンシリサイ
ド層が形成される。また、酸化シリコンとチタン
とは反応しないため、酸化膜と接している部位の
チタン膜はチタンシリサイドにはならずにチタン
膜として残る。
である。まず半導体（シリコン）基板上にフイー
ルド酸化膜およびゲート酸化膜を形成すると共に
基板内に所定の拡散層を形成し、ゲート酸化膜上
にはゲート電極としてポリシリコン配線を形成す
る。続いてこのような半導体基板上にチタン膜を
被着する。その後、この半導体基板に500℃〜600
℃で熱処理を施すと、チタン膜中のチタンとチタ
ン膜下に接触しているシリコンとが反応し、ポリ
シリコン配線上および拡散層上にチタンシリサイ
ド層が形成される。また、酸化シリコンとチタン
とは反応しないため、酸化膜と接している部位の
チタン膜はチタンシリサイドにはならずにチタン
膜として残る。
次いで拡散層およびポリシリコン配線層上のチ
タンシリサイド膜が分離するように化学エツチン
グなどにより半導体基板上に残つた未反応のチタ
ン膜を除去する。このようにしてそれぞれ拡散層
上およびポリシリコン配線層上にチタンシリサイ
ド膜を形成し、これら拡散層およびポリシリコン
配線層のシート抵抗を低減せしめる。
タンシリサイド膜が分離するように化学エツチン
グなどにより半導体基板上に残つた未反応のチタ
ン膜を除去する。このようにしてそれぞれ拡散層
上およびポリシリコン配線層上にチタンシリサイ
ド膜を形成し、これら拡散層およびポリシリコン
配線層のシート抵抗を低減せしめる。
従来のこのような金属シリサイド膜による素子
高速化対策には次のような問題点があつた。すな
わち、第１図ａに示すように半導体基板１１に形
成された拡散層１３に一部重なるようにゲート酸
化膜１２Ｇとポリシリコン層１４とが積層形成さ
れているものにチタン膜１５を被着した後熱処理
を行なうと、ゲート酸化膜１２Ｇが極めて薄いた
めゲート酸化膜１２Ｇの側面に被着した側壁チタ
ン膜１５ａに拡散層１３およびポリシリコン膜１
４からシリコンが拡散してしまう。そして、この
シリコンと側壁チタン膜１５ａとが反応してチタ
ンシリサイド膜となり、その後未反応チタンの除
去工程を行なつても除去できずに残り、結果的に
ポリシリコン膜１４と拡散層１３とが電気的に短
絡してしまう確率が極めて高いものであつた。
高速化対策には次のような問題点があつた。すな
わち、第１図ａに示すように半導体基板１１に形
成された拡散層１３に一部重なるようにゲート酸
化膜１２Ｇとポリシリコン層１４とが積層形成さ
れているものにチタン膜１５を被着した後熱処理
を行なうと、ゲート酸化膜１２Ｇが極めて薄いた
めゲート酸化膜１２Ｇの側面に被着した側壁チタ
ン膜１５ａに拡散層１３およびポリシリコン膜１
４からシリコンが拡散してしまう。そして、この
シリコンと側壁チタン膜１５ａとが反応してチタ
ンシリサイド膜となり、その後未反応チタンの除
去工程を行なつても除去できずに残り、結果的に
ポリシリコン膜１４と拡散層１３とが電気的に短
絡してしまう確率が極めて高いものであつた。
また、熱処理中に拡散層１３中のシリコンがフ
イールド酸化膜１２Ｆの段差部に被着した側壁チ
タン膜１５ｂを経てフイールド酸化膜１２Ｆ上の
チタン膜１５にまで拡散し続け、拡散層１３中の
シリコンが不足して第１図ｂの１３ａに示すよう
についにはチタンシリサイドがこの拡散層１３を
つき抜け拡散層１３のPN接合を破壊してしまう
場合があつた。
イールド酸化膜１２Ｆの段差部に被着した側壁チ
タン膜１５ｂを経てフイールド酸化膜１２Ｆ上の
チタン膜１５にまで拡散し続け、拡散層１３中の
シリコンが不足して第１図ｂの１３ａに示すよう
についにはチタンシリサイドがこの拡散層１３を
つき抜け拡散層１３のPN接合を破壊してしまう
場合があつた。
この発明は上記のような点に鑑みなされたもの
で、その目的とするところは拡散層や半導体基板
上に形成されたポリシリコン膜などへ簡易な手段
によりそれぞれ低抵抗化を図るべき領域ごとに金
属シリサイドを分離して形成でき、歩留りの向上
と装置の高速化とを両立できる半導体装置の製造
方法を提供しようとするものである。
で、その目的とするところは拡散層や半導体基板
上に形成されたポリシリコン膜などへ簡易な手段
によりそれぞれ低抵抗化を図るべき領域ごとに金
属シリサイドを分離して形成でき、歩留りの向上
と装置の高速化とを両立できる半導体装置の製造
方法を提供しようとするものである。
すなわちこの発明に係る半導体装置の製造方法
では、急峻な段差部あるいは逆テーパ状の段差部
に金属膜を蒸着形成すると段差部面の蒸着粒子が
いわゆる斜め蒸着といわれるように粗に堆積した
り、蒸着粒子の付着しないいわゆる異常に蒸着し
た部分ができ、この異常に蒸着した部分の金属膜
のエツチング速度が平坦部に蒸着した金属膜より
も速くなる現象を利用してあらかじめこの部分の
金属を除去するものである。すなわち、まずフイ
ールド酸化膜やポリシリコン膜などの上部膜を
RIE（反応性イオンエツチング）法やスパツタ法
などの急峻な段差が得られるエツチング法により
エツチングした半導体基板上に、金属シリサイド
となり得る例えばチタン、モリブデンなどの金属
膜を形成する。続いて上記金属膜を例えばウエツ
トエツチングにより段差部における金属膜が除去
されるまでエツチングし、上記金属膜を基板表面
の段差部に沿つてそれぞれ独立した金属膜に分割
する。この後熱処理を行ない拡散層或いはポリシ
リコン膜上などシリコン上に形成された金属膜を
シリサイド化した後適宜シリサイド化されなかつ
た金属膜を除去するものである。
では、急峻な段差部あるいは逆テーパ状の段差部
に金属膜を蒸着形成すると段差部面の蒸着粒子が
いわゆる斜め蒸着といわれるように粗に堆積した
り、蒸着粒子の付着しないいわゆる異常に蒸着し
た部分ができ、この異常に蒸着した部分の金属膜
のエツチング速度が平坦部に蒸着した金属膜より
も速くなる現象を利用してあらかじめこの部分の
金属を除去するものである。すなわち、まずフイ
ールド酸化膜やポリシリコン膜などの上部膜を
RIE（反応性イオンエツチング）法やスパツタ法
などの急峻な段差が得られるエツチング法により
エツチングした半導体基板上に、金属シリサイド
となり得る例えばチタン、モリブデンなどの金属
膜を形成する。続いて上記金属膜を例えばウエツ
トエツチングにより段差部における金属膜が除去
されるまでエツチングし、上記金属膜を基板表面
の段差部に沿つてそれぞれ独立した金属膜に分割
する。この後熱処理を行ない拡散層或いはポリシ
リコン膜上などシリコン上に形成された金属膜を
シリサイド化した後適宜シリサイド化されなかつ
た金属膜を除去するものである。
以下図面を参照してこの発明の一実施例を説明
する。第２図において半導体基板１１の一部領域
に接合深さが約0.2μmの拡散層１３を形成すると
共に、半導体基板１１上には上部膜として約1μm
の膜厚のフイールド酸化膜１２Ｆ、約200Åの膜
厚のゲート酸化膜１２Ｇおよび膜厚が約4000Åの
ポリシリコン膜１４をそれぞれ形成する。これら
の複数の上部膜のパターニングは急峻な段差が得
られるように例えばRIE法を用いる。
する。第２図において半導体基板１１の一部領域
に接合深さが約0.2μmの拡散層１３を形成すると
共に、半導体基板１１上には上部膜として約1μm
の膜厚のフイールド酸化膜１２Ｆ、約200Åの膜
厚のゲート酸化膜１２Ｇおよび膜厚が約4000Åの
ポリシリコン膜１４をそれぞれ形成する。これら
の複数の上部膜のパターニングは急峻な段差が得
られるように例えばRIE法を用いる。
なお、現在では集積回路装置におけるパターニ
ングは、装置の高集積化、微細化を図るためRIE
法やスパツタ法などエツチング断面が略垂直にエ
ツチングでき横方向エツチングの殆んど生じない
異方性エツチングが広く用いられている。
ングは、装置の高集積化、微細化を図るためRIE
法やスパツタ法などエツチング断面が略垂直にエ
ツチングでき横方向エツチングの殆んど生じない
異方性エツチングが広く用いられている。
続いて、この基板１１の上表面に、基板１１の
温度を10℃〜15℃に冷却した状態でチタン膜１５
を膜厚がおよそ1500Åとなるように蒸着する。こ
の際にチタンの蒸着粒子ができるだけ基板表面に
垂直に入射するようにする。このように、基板１
１を10℃〜15℃に冷却し蒸着粒子を基板表面に平
均して略垂直に飛ばして蒸着を行なうと、急峻な
段差部面においていわゆる斜め蒸着と言われるよ
うに蒸着金属が粗く異常成長し、異常成長部Ａが
形成される。
温度を10℃〜15℃に冷却した状態でチタン膜１５
を膜厚がおよそ1500Åとなるように蒸着する。こ
の際にチタンの蒸着粒子ができるだけ基板表面に
垂直に入射するようにする。このように、基板１
１を10℃〜15℃に冷却し蒸着粒子を基板表面に平
均して略垂直に飛ばして蒸着を行なうと、急峻な
段差部面においていわゆる斜め蒸着と言われるよ
うに蒸着金属が粗く異常成長し、異常成長部Ａが
形成される。
次いでこの蒸着されたチタン膜１５をエチレ
ン・ジアミンテトラアセテイツク・アシツド
（EDTA）を主成分としたエツチヤントで約500
Åエツチングする。
ン・ジアミンテトラアセテイツク・アシツド
（EDTA）を主成分としたエツチヤントで約500
Åエツチングする。
ここで、上記異常成長部Ａは正常に密に形成さ
れたチタン膜１５に比らべ約５倍〜10倍のエツチ
ング速度でエツチングされる。
れたチタン膜１５に比らべ約５倍〜10倍のエツチ
ング速度でエツチングされる。
従つて、エツチング後は第２図ｂに示すように
前記異常成長部Ａが完全に除去され、フイールド
酸化膜１２FF上、拡散層１３上およびポリシリ
コン膜１４上のそれぞれに形成されたチタン膜１
５が分割された状態で残る。
前記異常成長部Ａが完全に除去され、フイールド
酸化膜１２FF上、拡散層１３上およびポリシリ
コン膜１４上のそれぞれに形成されたチタン膜１
５が分割された状態で残る。
続いて400℃〜500℃で上記半導体基板１１を熱
処理し、拡散層１３上およびポリシリコン膜１４
上のチタン膜１５をシリサイド化させ、第２図ｃ
に示すように拡散層１３およびポリシリコン膜１
４上のそれぞれにチタンシリサイド膜１６を形成
する。ここで、段差部にはチタン膜が残存してい
ないため、拡散層１３上とポリシリコン膜１４上
のチタンシリサイド膜１６との連結や、拡散層１
３中のシリコンがフイールド酸化膜１２Ｆ上のチ
タン膜１５に拡散する現象は生じない。また、フ
イールド酸化膜１２Ｆ上のチタン膜１５はシリコ
ンと接していないため、シリサイド反応を起こさ
ない。
処理し、拡散層１３上およびポリシリコン膜１４
上のチタン膜１５をシリサイド化させ、第２図ｃ
に示すように拡散層１３およびポリシリコン膜１
４上のそれぞれにチタンシリサイド膜１６を形成
する。ここで、段差部にはチタン膜が残存してい
ないため、拡散層１３上とポリシリコン膜１４上
のチタンシリサイド膜１６との連結や、拡散層１
３中のシリコンがフイールド酸化膜１２Ｆ上のチ
タン膜１５に拡散する現象は生じない。また、フ
イールド酸化膜１２Ｆ上のチタン膜１５はシリコ
ンと接していないため、シリサイド反応を起こさ
ない。
続いて、フイールド酸化膜１２Ｆ上の未反応の
チタン膜１５を化学的に除去すれば、拡散層１３
やポリシリコン層１４など半導体部上にチタンシ
リサイド膜１６が、半導体基板上の段差部に沿つ
て分割された状態で形成される。
チタン膜１５を化学的に除去すれば、拡散層１３
やポリシリコン層１４など半導体部上にチタンシ
リサイド膜１６が、半導体基板上の段差部に沿つ
て分割された状態で形成される。
以上のように例えば拡散層１３およびポリシリ
コン膜１４は互いにシヨートすることなくシート
抵抗値を著しく低減されたものとなる。
コン膜１４は互いにシヨートすることなくシート
抵抗値を著しく低減されたものとなる。
ここで、上記実施例では段差部においてチタン
膜１５を斜め蒸着させ平坦部ではチタン粒子が密
に蒸着するようにさせ、軽いエツチングにより段
差部に付着したチタン膜１５のみを選択的に除去
する。また拡散層１３或いはポリシリコン膜１４
は、所定のパターンの拡散層１３の領域やポリシ
リコン膜１４となるように酸化膜やポリシリコン
層をパターニングして形成するため必ず上記拡散
層１３やポリシリコン膜１４のパターンに沿つて
段差が形成される。従つて、上記チタン膜１５の
異常成長部Ａのエツチング工程において、マスク
パターンなどを必要とせずに丁度上記拡散層１３
やポリシリコン膜１４のパターンに沿いセルフア
ラインでチタン膜１５が各領域ごとに分割され
る。
膜１５を斜め蒸着させ平坦部ではチタン粒子が密
に蒸着するようにさせ、軽いエツチングにより段
差部に付着したチタン膜１５のみを選択的に除去
する。また拡散層１３或いはポリシリコン膜１４
は、所定のパターンの拡散層１３の領域やポリシ
リコン膜１４となるように酸化膜やポリシリコン
層をパターニングして形成するため必ず上記拡散
層１３やポリシリコン膜１４のパターンに沿つて
段差が形成される。従つて、上記チタン膜１５の
異常成長部Ａのエツチング工程において、マスク
パターンなどを必要とせずに丁度上記拡散層１３
やポリシリコン膜１４のパターンに沿いセルフア
ラインでチタン膜１５が各領域ごとに分割され
る。
なお、上記実施例では拡散層１３やポリシリコ
ン膜１４と金属シリサイドを形成させる金属して
チタンを用いる場合につき述べたが、これはチタ
ンの代りにモリブデン、タングステン、タンタ
ル、白金、コバルト、アルミニウムなどシリコン
と反応し金属シリサイドを形成するものであれば
他のものでも良い。
ン膜１４と金属シリサイドを形成させる金属して
チタンを用いる場合につき述べたが、これはチタ
ンの代りにモリブデン、タングステン、タンタ
ル、白金、コバルト、アルミニウムなどシリコン
と反応し金属シリサイドを形成するものであれば
他のものでも良い。
また、上記実施例では段差部を急峻にして段差
部側面のチタン膜１５を斜め蒸着する場合につき
述べたが、例えば第３図に示すようにチタンシリ
サイド膜を分離した状態で形成させるべき部位の
段差部Ｂを逆テーパ状にして以下前述と同様の手
順で分離したチタンシリサイド膜を形成すること
ができる。この場合には、チタン膜１５が図のよ
うに段切れを起こし易く、段差部Ｂの側面にチタ
ンが充分に被着しないため、前記実施例と同様に
チタンの軽いエツチングによつて段差部Ｂ付近の
チタン膜を完全に除去することができ、金属シリ
サイド膜間のシヨートやPN接合部の接合破壊な
どの発生を防止できる。
部側面のチタン膜１５を斜め蒸着する場合につき
述べたが、例えば第３図に示すようにチタンシリ
サイド膜を分離した状態で形成させるべき部位の
段差部Ｂを逆テーパ状にして以下前述と同様の手
順で分離したチタンシリサイド膜を形成すること
ができる。この場合には、チタン膜１５が図のよ
うに段切れを起こし易く、段差部Ｂの側面にチタ
ンが充分に被着しないため、前記実施例と同様に
チタンの軽いエツチングによつて段差部Ｂ付近の
チタン膜を完全に除去することができ、金属シリ
サイド膜間のシヨートやPN接合部の接合破壊な
どの発生を防止できる。
以上のようにこの発明によれば、金属シリサイ
ドを形成する金属の金属膜を半導体基板の平坦部
において密に被着させ、段差部において異常被着
させて後、この異常被着部の金属膜を除去し、熱
処理を行なうことにより、例えば拡散層やポリシ
リコン膜等の低抵抗化を図るべき各領域ごとに分
割された金属シリサイド膜をシリコンの露出した
半導体基板上に形成することができ、簡易な手段
により歩留りの向上と装置の高速化とを両立でき
る半導体装置の製造方法を提供することができ
る。
ドを形成する金属の金属膜を半導体基板の平坦部
において密に被着させ、段差部において異常被着
させて後、この異常被着部の金属膜を除去し、熱
処理を行なうことにより、例えば拡散層やポリシ
リコン膜等の低抵抗化を図るべき各領域ごとに分
割された金属シリサイド膜をシリコンの露出した
半導体基板上に形成することができ、簡易な手段
により歩留りの向上と装置の高速化とを両立でき
る半導体装置の製造方法を提供することができ
る。
第１図は従来の半導体装置の製造方法を説明す
る断面図、第２図はこの発明の一実施例に係る半
導体装置の製造方法を説明する断面図、第３図は
この発明の他の実施例を説明する断面図である。 １１……半導体基板、１２Ｆ……フイールド酸
化膜、１２Ｇ……ゲート酸化膜、１３……拡散
層、１４……ポリシリコン膜、１５……チタン
膜、１６……チタンシリサイド膜、Ａ……異常成
長部、Ｂ……段差部。
る断面図、第２図はこの発明の一実施例に係る半
導体装置の製造方法を説明する断面図、第３図は
この発明の他の実施例を説明する断面図である。 １１……半導体基板、１２Ｆ……フイールド酸
化膜、１２Ｇ……ゲート酸化膜、１３……拡散
層、１４……ポリシリコン膜、１５……チタン
膜、１６……チタンシリサイド膜、Ａ……異常成
長部、Ｂ……段差部。
Claims (1)
- 【特許請求の範囲】 １ 段差部を有する半導体基板表面に金属シリサ
イドを形成する金属を上記半導体基板に対して略
垂直に蒸着させ、上記半導体基板表面に上記金属
から成る金属膜を段差部において異常に、平坦部
において密に形成させる工程と、上記段差部に形
成された金属膜を除去する工程と、上記半導体基
板を熱処理し上記平坦部に形成された金属膜をシ
リサイド化させる工程とを具備することを特徴と
する半導体装置の製造方法。 ２ 上記金属シリサイドを形成する金属としてモ
リブデン、タングステン、タンタル、コバルト、
チタン、白金、アルミニウムのいずれかを用いる
ことを特徴とする特許請求の範囲第１項記載の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020593A JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020593A JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59150421A JPS59150421A (ja) | 1984-08-28 |
| JPH0150098B2 true JPH0150098B2 (ja) | 1989-10-27 |
Family
ID=12031549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020593A Granted JPS59150421A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59150421A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6068612A (ja) * | 1983-09-26 | 1985-04-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2598780B2 (ja) * | 1986-04-07 | 1997-04-09 | 日本電装株式会社 | 半導体装置およびその製造方法 |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
| GB9105943D0 (en) * | 1991-03-20 | 1991-05-08 | Philips Nv | A method of manufacturing a semiconductor device |
-
1983
- 1983-02-10 JP JP58020593A patent/JPS59150421A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59150421A (ja) | 1984-08-28 |
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