JPH01189219A - ディジタル信号の変移点検出回路 - Google Patents
ディジタル信号の変移点検出回路Info
- Publication number
- JPH01189219A JPH01189219A JP63012922A JP1292288A JPH01189219A JP H01189219 A JPH01189219 A JP H01189219A JP 63012922 A JP63012922 A JP 63012922A JP 1292288 A JP1292288 A JP 1292288A JP H01189219 A JPH01189219 A JP H01189219A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- transition point
- detection circuit
- point detection
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号の変移点を求める検出回路に
関するものである。
関するものである。
従来の技術
従来は、ディジタル信号の変移点を求める場合、１ビツ
トに対しては、立ち上りエツジもしくは、立ち下りエツ
ジもしくは、立ち下りエツジを検出すれば変移点を求め
ることができるため、第エツジで応答する２つのモノス
テーブルマルチバイブレータ６．７に１ビツトを入力し
、この２つのモノステーブルマルチバイブレーク６．７
の各出力の論理和をＯＲゲート８で求めることにより変
移点を検出していた。
トに対しては、立ち上りエツジもしくは、立ち下りエツ
ジもしくは、立ち下りエツジを検出すれば変移点を求め
ることができるため、第エツジで応答する２つのモノス
テーブルマルチバイブレータ６．７に１ビツトを入力し
、この２つのモノステーブルマルチバイブレーク６．７
の各出力の論理和をＯＲゲート８で求めることにより変
移点を検出していた。
発明が解決しようとする課題
このような従来の構成では、ディジタル信号の並列ビッ
ト数が８ビツト、１６ビツトと増えてきた場合、回路を
構成する部品点数がビット数に比例して増え、回路の規
模が太き（なる。本発明は、かかる点に鑑み、簡単な回
路で容易に複数ビットのディジタル信号の変移点を検出
する回路を提供することを目的としている。
ト数が８ビツト、１６ビツトと増えてきた場合、回路を
構成する部品点数がビット数に比例して増え、回路の規
模が太き（なる。本発明は、かかる点に鑑み、簡単な回
路で容易に複数ビットのディジタル信号の変移点を検出
する回路を提供することを目的としている。
課題を解決するための手段
本発明は、上記の問題点を解決するため、ディジタル信
号の時間的に異なる２点間のデータを連続して比較し、
不一致検出することにより変移点を求める回路構成をそ
なえたものである。
号の時間的に異なる２点間のデータを連続して比較し、
不一致検出することにより変移点を求める回路構成をそ
なえたものである。
作用
このような検出回路を構成すれば、−度に多ビットの処
理ができる標準ロジックを使用することができるため、
複数ビットのディジタル信号の変移点を検出する回路を
構成しても、大幅に部品点数を減らすことができる。
理ができる標準ロジックを使用することができるため、
複数ビットのディジタル信号の変移点を検出する回路を
構成しても、大幅に部品点数を減らすことができる。
実施例
第１図に本発明の一実施例を示す。パルス発生器１は、
Ｄタイプフリップフロップ２とＤタイプフリップフロッ
プ３へのクロック信号供給手段として使用され、そのク
ロック信号が各々のクロック入力端子２１と３１とに入
力される。インバータ４は、トリガポイントに時間差を
持たせるためのもので、トリガパルスの周波数をｆＴ、
デユーティを５０％とするとトリガポイントの時間差ル
信号の各々のビットを２系列のＤタイプフリップフロッ
プ２．３の各り入力端子２２．３２に入力し、２系列の
Ｄタイプフリップフロップ２，３の各出力端子２３．３
３より出力されるデータをｎビットのマグニチュードコ
ンパレータ５の各入力端子５１．５２に入力し、２つの
ｎビットのデータが不一致であるかどうかを出力端子５
３より出力する。
Ｄタイプフリップフロップ２とＤタイプフリップフロッ
プ３へのクロック信号供給手段として使用され、そのク
ロック信号が各々のクロック入力端子２１と３１とに入
力される。インバータ４は、トリガポイントに時間差を
持たせるためのもので、トリガパルスの周波数をｆＴ、
デユーティを５０％とするとトリガポイントの時間差ル
信号の各々のビットを２系列のＤタイプフリップフロッ
プ２．３の各り入力端子２２．３２に入力し、２系列の
Ｄタイプフリップフロップ２，３の各出力端子２３．３
３より出力されるデータをｎビットのマグニチュードコ
ンパレータ５の各入力端子５１．５２に入力し、２つの
ｎビットのデータが不一致であるかどうかを出力端子５
３より出力する。
第２図のａ−ｅは、第１図のａ−ｅで示す各部の信号の
状態を示した波形図である。第２図を見てもわかるよう
に２系列のＤタイプフリップフロップのトリガポイント
が時間差を持っているため、ディジタル信号が変移した
後、２系列のＤタイプフリップフロップの出力端子に出
力されるデータの変移点は、トリガポイントの時間差の
分だけ異なり、マグニチュードコンパレータで比較する
と不一致を生じる。この変移点検出パルスは、ディジタ
ル信号の変移点からトリガパルスの一周期以内に必ず出
力される。また、第３図は、ディジタル信号の変移点が
トリガパルスのエツジと重なる特殊な場合の波形図であ
り、この場合でも、Ｄタイプフリップフロップの出力が
不定となるのは、トリガパルスの一周期分であり、変移
点検出パルスは、ディジタル信号の変移点からトリガパ
ルスの一周期分となる。変移点検出の精度は、パルス発
生器の周波数ｆｔにより影響され周波数ｆｒが高いほど
精度が上がる。
状態を示した波形図である。第２図を見てもわかるよう
に２系列のＤタイプフリップフロップのトリガポイント
が時間差を持っているため、ディジタル信号が変移した
後、２系列のＤタイプフリップフロップの出力端子に出
力されるデータの変移点は、トリガポイントの時間差の
分だけ異なり、マグニチュードコンパレータで比較する
と不一致を生じる。この変移点検出パルスは、ディジタ
ル信号の変移点からトリガパルスの一周期以内に必ず出
力される。また、第３図は、ディジタル信号の変移点が
トリガパルスのエツジと重なる特殊な場合の波形図であ
り、この場合でも、Ｄタイプフリップフロップの出力が
不定となるのは、トリガパルスの一周期分であり、変移
点検出パルスは、ディジタル信号の変移点からトリガパ
ルスの一周期分となる。変移点検出の精度は、パルス発
生器の周波数ｆｔにより影響され周波数ｆｒが高いほど
精度が上がる。
発明の効果
以上述べてきたように本発明によれば容易に並列ディジ
タル信号の変移点を検出でき、回路を構成する部品点数
も大幅に削減できる。
タル信号の変移点を検出でき、回路を構成する部品点数
も大幅に削減できる。
第１図は、本発明の一実施例ディジタル信号の検出回路
のブロック図である。 １・・・・・・パルス発生器、２・・・・・・Ｄタイプ
フリップフロップ、３・・・・・・Ｄタイプフリップフ
ロップ、４・・・・・・インバータ、５・・・・・・マ
グニチュードコンパレータ、６・・・・・・モノステー
ブルマルチバイブレータ、７・・・・・・モノステーブ
ルマルチバイブレーク、８・・・・・・ＯＲゲート。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 を 第３図 第４図 すｓｖ
のブロック図である。 １・・・・・・パルス発生器、２・・・・・・Ｄタイプ
フリップフロップ、３・・・・・・Ｄタイプフリップフ
ロップ、４・・・・・・インバータ、５・・・・・・マ
グニチュードコンパレータ、６・・・・・・モノステー
ブルマルチバイブレータ、７・・・・・・モノステーブ
ルマルチバイブレーク、８・・・・・・ＯＲゲート。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 を 第３図 第４図 すｓｖ
Claims (1)
- ｎビットの並列ディジタル信号の各々のビットを、時間
差を持ってトリガされる２系列のＤタイプフリップフロ
ップの各Ｄ入力端子に入力し、前記各Ｄタイプフリップ
フロップの出力をｎビットのディジタルコンパレータに
よって不一致検出する構成をそなえたｎビットのディジ
タル信号の変移点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012922A JPH01189219A (ja) | 1988-01-22 | 1988-01-22 | ディジタル信号の変移点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012922A JPH01189219A (ja) | 1988-01-22 | 1988-01-22 | ディジタル信号の変移点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189219A true JPH01189219A (ja) | 1989-07-28 |
Family
ID=11818828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012922A Pending JPH01189219A (ja) | 1988-01-22 | 1988-01-22 | ディジタル信号の変移点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022201A1 (en) * | 1994-02-14 | 1995-08-17 | Tadashi Shibata | Semiconductor circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111944A (en) * | 1980-02-09 | 1981-09-04 | Hitachi Ltd | Parallel-series converter circuit |
| JPS59142027A (ja) * | 1983-01-26 | 1984-08-15 | Hitachi Seiki Co Ltd | 搬送物分配装置 |
| JPS6030220A (ja) * | 1983-07-28 | 1985-02-15 | Fujitsu Ltd | パラレル・シリアル変換器におけるデ−タ圧縮方式 |
-
1988
- 1988-01-22 JP JP63012922A patent/JPH01189219A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111944A (en) * | 1980-02-09 | 1981-09-04 | Hitachi Ltd | Parallel-series converter circuit |
| JPS59142027A (ja) * | 1983-01-26 | 1984-08-15 | Hitachi Seiki Co Ltd | 搬送物分配装置 |
| JPS6030220A (ja) * | 1983-07-28 | 1985-02-15 | Fujitsu Ltd | パラレル・シリアル変換器におけるデ−タ圧縮方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022201A1 (en) * | 1994-02-14 | 1995-08-17 | Tadashi Shibata | Semiconductor circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800295A (en) | Retriggerable monostable multivibrator | |
| JPH01189219A (ja) | ディジタル信号の変移点検出回路 | |
| JPS6037961U (ja) | デイジタル２値グル−プ呼出回路装置 | |
| US5001364A (en) | Threshold crossing detector | |
| JPH0342810B2 (ja) | ||
| EP0243075A2 (en) | Frequency multiplying circuit | |
| JP3125556B2 (ja) | 多相クロック時間計測回路 | |
| JP2712725B2 (ja) | 並列ディジタル信号のラッチ装置 | |
| JP2553680B2 (ja) | デジタル信号処理回路 | |
| JPS6212521B2 (ja) | ||
| JPS5943860B2 (ja) | フレ−ム同期信号検出回路 | |
| JPS63113366A (ja) | デユ−テイ判別装置 | |
| JP2616395B2 (ja) | バイポーラクロック擾乱検出回路 | |
| JP2606458Y2 (ja) | 信号レベル監視回路 | |
| JP2763709B2 (ja) | ビット・ダイビット変換回路 | |
| JPH079445B2 (ja) | 電圧判定回路 | |
| JPS6124853B2 (ja) | ||
| JPS6079826A (ja) | シリアル出力形ａ／ｄ変換器 | |
| JP2690990B2 (ja) | カウンタ | |
| JPH0516741Y2 (ja) | ||
| JP2536435Y2 (ja) | パリテイ計数回路 | |
| JP2563238B2 (ja) | カウンタ回路 | |
| JPH0446739U (ja) | ||
| JPS60227520A (ja) | ２／３分周回路 | |
| EP0071310A2 (en) | Tachogenerator output signal processor |