JPH079445B2 - 電圧判定回路 - Google Patents
電圧判定回路Info
- Publication number
- JPH079445B2 JPH079445B2 JP33376388A JP33376388A JPH079445B2 JP H079445 B2 JPH079445 B2 JP H079445B2 JP 33376388 A JP33376388 A JP 33376388A JP 33376388 A JP33376388 A JP 33376388A JP H079445 B2 JPH079445 B2 JP H079445B2
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- JP
- Japan
- Prior art keywords
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- circuit
- voltage
- comparator
- output
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- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電圧判定回路に関し、特に、アナログ電圧が規
格範囲内か否かを離散的に判定する電圧判定回路に関す
る。
格範囲内か否かを離散的に判定する電圧判定回路に関す
る。
［従来の技術］ 従来、アナログ電圧のレベルが規格範囲内か否かを判定
する電圧判定回路として第５図に示す回路が知られてい
る。この回路において、信号入力端子１には入力信号Vi
が入力され、第１の基準電圧入力端子２には第１の基準
電圧Vr1が入力され、第２の基準電圧入力端子３には第
２の基準電圧Vr2が入力される。
する電圧判定回路として第５図に示す回路が知られてい
る。この回路において、信号入力端子１には入力信号Vi
が入力され、第１の基準電圧入力端子２には第１の基準
電圧Vr1が入力され、第２の基準電圧入力端子３には第
２の基準電圧Vr2が入力される。
入力信号Viは、比較器４の正側入力と比較器５の負側入
力に入力されている。基準電圧Vr1は比較器４の負側入
力に入力され、基準電圧Vr2は比較器５の正側入力に入
力されている。比較器４及び５の出力はAND回路６へ入
力され、ここで論理積されて判定出力V0として信号出力
端子７から出力される。
力に入力されている。基準電圧Vr1は比較器４の負側入
力に入力され、基準電圧Vr2は比較器５の正側入力に入
力されている。比較器４及び５の出力はAND回路６へ入
力され、ここで論理積されて判定出力V0として信号出力
端子７から出力される。
第５図において基準電圧Vr1には入力電圧範囲の下限電
圧を与え、基準電圧Vr2には入力電圧範囲の上限電圧を
与える。
圧を与え、基準電圧Vr2には入力電圧範囲の上限電圧を
与える。
この回路によれば、入力電圧が規格電圧範囲より低い場
合は比較器４の出力が“L"レベルとなり、また、入力電
圧が規格電圧範囲より高い場合は比較器５の出力が“L"
レベルとなり、夫々AND回路６を通して出力端子７を
“L"レベルとし、規格電圧範囲外であることを知らせ
る。
合は比較器４の出力が“L"レベルとなり、また、入力電
圧が規格電圧範囲より高い場合は比較器５の出力が“L"
レベルとなり、夫々AND回路６を通して出力端子７を
“L"レベルとし、規格電圧範囲外であることを知らせ
る。
また、入力電圧が規格電圧範囲内にある場合には、比較
器４及び５の出力は共に“H"レベルとなり、AND回路６
を通して信号出力端子７を“H"レベルとして、規格電圧
範囲内であることを知らせる。
器４及び５の出力は共に“H"レベルとなり、AND回路６
を通して信号出力端子７を“H"レベルとして、規格電圧
範囲内であることを知らせる。
［発明が解決しようとする課題］ しかしながら、上述した従来の電圧判定回路では、例え
ば、正弦波のピーク値判定回路のように周期的に変動す
るレベルを判定する場合、判定時刻以外の時刻でも連続
した判定が行われるため、合否の判定が難しいという欠
点がある。
ば、正弦波のピーク値判定回路のように周期的に変動す
るレベルを判定する場合、判定時刻以外の時刻でも連続
した判定が行われるため、合否の判定が難しいという欠
点がある。
本発明はかかる問題点に鑑みてなされたものであって、
周期波形に関しても任意のタイミングで連続した判定を
行うことができる電圧判定回路を提供することを目的と
する。
周期波形に関しても任意のタイミングで連続した判定を
行うことができる電圧判定回路を提供することを目的と
する。
［課題を解決するための手段］ 本発明に係る電圧判定回路は、入力信号を正側入力とし
第１の基準電圧を負側入力とする第１の比較器と、前記
入力信号を負側入力とし第２の基準電圧を正側入力とす
る第２の比較器と、前記第１の比較器の出力を第１のク
ロック信号でラッチする第１のＤ−フリップフロップ回
路と、この第１のＤ−フリップフロップ回路の出力と前
記第２の比較器の出力とを入力としその論理積を出力す
るAND回路と、このAND回路の出力を第２のクロック信号
でラッチする第２のＤ−フリップフロップ回路とを具備
し、前記第1,第２のクロック信号を所定のタイミングで
入力すると共に、前記第２のＤ−フリップフロップ回路
の出力を判定出力としたことを特徴とする。
第１の基準電圧を負側入力とする第１の比較器と、前記
入力信号を負側入力とし第２の基準電圧を正側入力とす
る第２の比較器と、前記第１の比較器の出力を第１のク
ロック信号でラッチする第１のＤ−フリップフロップ回
路と、この第１のＤ−フリップフロップ回路の出力と前
記第２の比較器の出力とを入力としその論理積を出力す
るAND回路と、このAND回路の出力を第２のクロック信号
でラッチする第２のＤ−フリップフロップ回路とを具備
し、前記第1,第２のクロック信号を所定のタイミングで
入力すると共に、前記第２のＤ−フリップフロップ回路
の出力を判定出力としたことを特徴とする。
［作用］ 本発明によれば、第１の比較器で入力信号と第１の基準
電圧とを比較し、その結果を第１のクロック信号で第１
のＤ−フリップフロップ回路（以下、Ｄ−FFと略記す
る）にラッチし、更に、第２の比較器で入力信号と第２
の基準電圧とを比較し、その結果と前記第１のＤ−FFの
ラッチ出力との論理積結果を第２のクロック信号で第２
のＤ−FFにラッチするようにしている。従って、第１、
第２のクロック信号を、例えば、周期波形のピークタイ
ミングを合わせて交互に与えることにより、周期波形の
ピーク値のレベル判定を連続的に行うことができる。
電圧とを比較し、その結果を第１のクロック信号で第１
のＤ−フリップフロップ回路（以下、Ｄ−FFと略記す
る）にラッチし、更に、第２の比較器で入力信号と第２
の基準電圧とを比較し、その結果と前記第１のＤ−FFの
ラッチ出力との論理積結果を第２のクロック信号で第２
のＤ−FFにラッチするようにしている。従って、第１、
第２のクロック信号を、例えば、周期波形のピークタイ
ミングを合わせて交互に与えることにより、周期波形の
ピーク値のレベル判定を連続的に行うことができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係る電圧判定回路を示す回路
図である。この回路において信号入力端子１には入力信
号Viが入力され、第１の基準電圧入力端子２には第１の
基準電圧Vr1が入力され、更に、第２の基準電圧入力端
子３には第２の基準電圧Vr2が入力される。入力信号Vi
は、比較器４の正側入力と比較器５の負側入力に入力さ
れている。また、基準電圧Vr1は比較器４の負側入力に
入力され、基準電圧Vr2は比較器５の正側入力に入力さ
れている。比較器４の出力はＤ−FF8に入力され、Ｄ−F
F8の出力と比較器５の出力とは、AND回路６に入力され
ている。AND回路６の出力はＤ−FF9へ入力され、このＤ
−FF9の出力が判定出力として信号出力端子７から出力
されるようになっている。Ｄ−FF8のクロック信号CK1は
クロック入力端子10を介して与えられ、Ｄ−FF9クロッ
ク信号CK2はクロック入力端子11を介して与えられてい
る。
図である。この回路において信号入力端子１には入力信
号Viが入力され、第１の基準電圧入力端子２には第１の
基準電圧Vr1が入力され、更に、第２の基準電圧入力端
子３には第２の基準電圧Vr2が入力される。入力信号Vi
は、比較器４の正側入力と比較器５の負側入力に入力さ
れている。また、基準電圧Vr1は比較器４の負側入力に
入力され、基準電圧Vr2は比較器５の正側入力に入力さ
れている。比較器４の出力はＤ−FF8に入力され、Ｄ−F
F8の出力と比較器５の出力とは、AND回路６に入力され
ている。AND回路６の出力はＤ−FF9へ入力され、このＤ
−FF9の出力が判定出力として信号出力端子７から出力
されるようになっている。Ｄ−FF8のクロック信号CK1は
クロック入力端子10を介して与えられ、Ｄ−FF9クロッ
ク信号CK2はクロック入力端子11を介して与えられてい
る。
この回路において、基準電圧Vr1には入力電圧範囲の下
限電圧を与え、基準電圧Vr2には入力電圧範囲の上限電
圧を与える。
限電圧を与え、基準電圧Vr2には入力電圧範囲の上限電
圧を与える。
第２図は本実施例の回路の動作時のタイムチャート図で
ある。図中、時刻t1乃至t2では基準電圧Vr1から下限電
圧が印加され、比較器４で比較判定が行われる。時刻t3
乃至t4では同様に基準電圧Vr2から上限電圧が印加さ
れ、比較器５で比較判定が行われる。時刻t5でクロック
信号CK1がＤ−FF8に与えられ、比較器４での判定結果が
Ｄ−FF8にラッチされる。また、時刻t6でクロック信号C
K2がＤ−FF9に与えられ、比較器５の判定結果と時刻t5
での判定結果とのAND結果がＤ−FF9へラッチされる。も
し入力電圧Viが規格電圧範囲であれば、出力端子11から
“H"レベルが得られる。
ある。図中、時刻t1乃至t2では基準電圧Vr1から下限電
圧が印加され、比較器４で比較判定が行われる。時刻t3
乃至t4では同様に基準電圧Vr2から上限電圧が印加さ
れ、比較器５で比較判定が行われる。時刻t5でクロック
信号CK1がＤ−FF8に与えられ、比較器４での判定結果が
Ｄ−FF8にラッチされる。また、時刻t6でクロック信号C
K2がＤ−FF9に与えられ、比較器５の判定結果と時刻t5
での判定結果とのAND結果がＤ−FF9へラッチされる。も
し入力電圧Viが規格電圧範囲であれば、出力端子11から
“H"レベルが得られる。
この回路によれば、入力電圧Viが正弦波等の周期波形で
あるときは、クロック信号CK1、CK2をそのピークタイミ
ングに合わせて同じ周期で入力することによりピーク値
等の判定ができる。
あるときは、クロック信号CK1、CK2をそのピークタイミ
ングに合わせて同じ周期で入力することによりピーク値
等の判定ができる。
第３図は本発明の第２の実施例を示す回路図である。こ
の回路は第１図における基準電圧入力端子２及び３を共
用して一つの基準電圧入力端子12としたものである。
の回路は第１図における基準電圧入力端子２及び３を共
用して一つの基準電圧入力端子12としたものである。
この実施例では基準電圧入力端子12からの基準電圧は下
限電圧と下限電圧との差を振幅とする矩形波状の基準電
圧Vrをクロック信号CK1、CK2に同期させて反転させるこ
とにより、上限判定と下限判定とを交互に繰返し、その
判定結果をＤ−FF8,9にラッチすることができる。
限電圧と下限電圧との差を振幅とする矩形波状の基準電
圧Vrをクロック信号CK1、CK2に同期させて反転させるこ
とにより、上限判定と下限判定とを交互に繰返し、その
判定結果をＤ−FF8,9にラッチすることができる。
［発明の効果］ 以上説明したように、本発明は比較器の出力をラッチす
ることにより、周期波形のピーク値及び直流電圧等の電
圧判定を連続して判定できるという効果がある。
ることにより、周期波形のピーク値及び直流電圧等の電
圧判定を連続して判定できるという効果がある。
第１図は本発明の実施例に係る電圧判定回路を示す回路
図、第２図は第１図の回路の動作を示すタイムチャート
図、第３図は本発明の他の実施例に係る電圧判定回路を
示す回路図、第４図は第３図の動作を示すタイムチャー
ト図、第５図は従来の電圧判定回路を示す回路図であ
る。 1;信号入力端子、2,3,12;基準電圧入力端子、4,5;比較
器、6;AND回路、7;信号出力端子、8,9;D−FF、10,11;ク
ロック入力端子
図、第２図は第１図の回路の動作を示すタイムチャート
図、第３図は本発明の他の実施例に係る電圧判定回路を
示す回路図、第４図は第３図の動作を示すタイムチャー
ト図、第５図は従来の電圧判定回路を示す回路図であ
る。 1;信号入力端子、2,3,12;基準電圧入力端子、4,5;比較
器、6;AND回路、7;信号出力端子、8,9;D−FF、10,11;ク
ロック入力端子
Claims (1)
- 【請求項１】入力信号を正側入力とし第１の基準電圧を
負側入力とする第１の比較器と、前記入力信号を負側入
力とし第２の基準電圧を正側入力とする第２の比較器
と、前記第１の比較器の出力を第１のクロック信号でラ
ッチする第１のＤ−フリップフロップ回路と、この第１
のＤ−フリップフロップ回路の出力と前記第２の比較器
の出力とを入力としその論理積を出力するAND回路と、
このAND回路の出力を第２のクロック信号でラッチする
第２のＤ−フリップフロップ回路とを具備し、前記第1,
第２のクロック信号を所定のタイミングで入力すると共
に、前記第２のＤ−フリップフロップ回路の出力を判定
出力としたことを特徴とする電圧判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33376388A JPH079445B2 (ja) | 1988-12-27 | 1988-12-27 | 電圧判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33376388A JPH079445B2 (ja) | 1988-12-27 | 1988-12-27 | 電圧判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176473A JPH02176473A (ja) | 1990-07-09 |
| JPH079445B2 true JPH079445B2 (ja) | 1995-02-01 |
Family
ID=18269684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33376388A Expired - Lifetime JPH079445B2 (ja) | 1988-12-27 | 1988-12-27 | 電圧判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079445B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606144B1 (ko) * | 2002-03-06 | 2006-08-01 | 산켄덴키 가부시키가이샤 | 교류신호의 레벨검출회로 |
| JP6204812B2 (ja) * | 2013-12-10 | 2017-09-27 | 株式会社メガチップス | 入力電圧レンジモニタ回路 |
-
1988
- 1988-12-27 JP JP33376388A patent/JPH079445B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176473A (ja) | 1990-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20080201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20090201 |
|
| EXPY | Cancellation because of completion of term |