JPH01191204A - プログラマブルコントローラの外部入出力制御回路 - Google Patents
プログラマブルコントローラの外部入出力制御回路Info
- Publication number
- JPH01191204A JPH01191204A JP1505388A JP1505388A JPH01191204A JP H01191204 A JPH01191204 A JP H01191204A JP 1505388 A JP1505388 A JP 1505388A JP 1505388 A JP1505388 A JP 1505388A JP H01191204 A JPH01191204 A JP H01191204A
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- Japan
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- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
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- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、外部入出力制御回路、更に詳しくは、制御部
と、メモリ回路及びＩ／Ｏ回路を着脱自在に装着するマ
ザーボードとが別体で構成されたプログラマブルコント
ローラの外部入出力制御回路に関するものである。
と、メモリ回路及びＩ／Ｏ回路を着脱自在に装着するマ
ザーボードとが別体で構成されたプログラマブルコント
ローラの外部入出力制御回路に関するものである。
［従来の技術］
制御及び演算を行なうための中央演算処理回路が設けら
れる制御部と、メモリ回路及びＩ／Ｏ回路が任意に着脱
自在に接続するスロットを複数設けたマザーボードとが
別体となって構成されるブロックビルディング方法など
のプログラマブルコントローラは、マザーボードの複数
のスロットへ必要に応じてメモリ回路及びＩ／Ｏ回路が
任意に選択されて接続されるようになっており、人口ッ
トを介してメモリ回路のメモリアドレス空間及びＩ／Ｏ
アドレス空間を、書き込み及び読み込みなどのアクセス
を行なうための外部入出力制御用に、制御部及びマザー
ボード間で接続が必要とされる信号は、メモリアドレス
空間の大！さに応じたビット数のアドレスバス、データ
バス、書き込、み信号、読み込み信号、スロットの数に
対応するビット数のメモリ用尺１■／Ｏ用のチップセレ
クト信号線が必要となるものであった。
れる制御部と、メモリ回路及びＩ／Ｏ回路が任意に着脱
自在に接続するスロットを複数設けたマザーボードとが
別体となって構成されるブロックビルディング方法など
のプログラマブルコントローラは、マザーボードの複数
のスロットへ必要に応じてメモリ回路及びＩ／Ｏ回路が
任意に選択されて接続されるようになっており、人口ッ
トを介してメモリ回路のメモリアドレス空間及びＩ／Ｏ
アドレス空間を、書き込み及び読み込みなどのアクセス
を行なうための外部入出力制御用に、制御部及びマザー
ボード間で接続が必要とされる信号は、メモリアドレス
空間の大！さに応じたビット数のアドレスバス、データ
バス、書き込、み信号、読み込み信号、スロットの数に
対応するビット数のメモリ用尺１■／Ｏ用のチップセレ
クト信号線が必要となるものであった。
［発明が解決しようとする課題１
このような従来の構成では、例えば、スロット数が８個
であれば、チップセレクト信号が少なくとも３本必要と
なり、マザーボードのスロット数の増加に応じてチップ
セレクト信号線の極数が増加するため、制御部とマザー
ボードとの接続極数が増えるという問題があった。
であれば、チップセレクト信号が少なくとも３本必要と
なり、マザーボードのスロット数の増加に応じてチップ
セレクト信号線の極数が増加するため、制御部とマザー
ボードとの接続極数が増えるという問題があった。
本発明は、上記の問題点に鑑みて為されたものであり、
制ｍ部とマザーボードとの接続線の極数を減少させたプ
ログラマブルコントローラの外部入出力制御回路を提供
することを目的とするものである。
制ｍ部とマザーボードとの接続線の極数を減少させたプ
ログラマブルコントローラの外部入出力制御回路を提供
することを目的とするものである。
［課題を解決するための手段１
本発明のプログラマブルコントローラの外部入出力制御
回路は、演算制御処理回路を具備して演算及１制御を行
なうための制御部と、メモリ回路及びＩ／Ｏ回路などの
外部回路を着脱自在に接続する複数のスロットを具備し
てアドレスバス及びデータバスを介して制御部に接続す
る制御部と別体のマザーボードとで構成され、制御部は
外部回路アクセスの際にメモリ及びＩｌｏを選択するた
めの選択信号と、外部回路用の兼用チップセレクト信号
を出力すると共に、マザーボードは、選択信号のメモリ
選択時に入力されたアドレスデータを保持するホールド
動作と選択信号のＩ／Ｏ選択時に入力端のアドレスデー
タをそのまま出力するスルー動作との間で動作するトラ
ンスペアレット型ラッチと、制御部の兼用チップセレク
ト信号によりラッチの出力データに応じたスロットへチ
ップセレクト信号を出力するアドレスデコーダとで構成
されるものである。
回路は、演算制御処理回路を具備して演算及１制御を行
なうための制御部と、メモリ回路及びＩ／Ｏ回路などの
外部回路を着脱自在に接続する複数のスロットを具備し
てアドレスバス及びデータバスを介して制御部に接続す
る制御部と別体のマザーボードとで構成され、制御部は
外部回路アクセスの際にメモリ及びＩｌｏを選択するた
めの選択信号と、外部回路用の兼用チップセレクト信号
を出力すると共に、マザーボードは、選択信号のメモリ
選択時に入力されたアドレスデータを保持するホールド
動作と選択信号のＩ／Ｏ選択時に入力端のアドレスデー
タをそのまま出力するスルー動作との間で動作するトラ
ンスペアレット型ラッチと、制御部の兼用チップセレク
ト信号によりラッチの出力データに応じたスロットへチ
ップセレクト信号を出力するアドレスデコーダとで構成
されるものである。
［作用］
本発明のプログラマブルコントローラの外部入出力制御
回路は、予めアドレスバスを介してスロットアドレスデ
ータを出力してマザーボードのトランスペアレット型ラ
ッチのホールド動作で保持し、デコーダからラッチ出力
のスロットアドレスデータに対応するスロットへチップ
セレクト信号を出力してスロットを選択するように成っ
ている。
回路は、予めアドレスバスを介してスロットアドレスデ
ータを出力してマザーボードのトランスペアレット型ラ
ッチのホールド動作で保持し、デコーダからラッチ出力
のスロットアドレスデータに対応するスロットへチップ
セレクト信号を出力してスロットを選択するように成っ
ている。
［実施例１１
本発明は、ｆｊＩＪ１図に示したように、制御及び演算
処理を行なう演算制御処理回路としてのＣＰＵ１を具備
する制御部／Ｏと、外部回路としてのメモリ回路及びＩ
／Ｏ回路を接続するための複数のスロワ）Ｓ。−８７を
設けたマザーボード２とが、アドレスバスＡＢ、データ
バスＤＢ、及び後述の信号線とで接続されている。マザ
ーボード２は、アドレスバスＡＢの一部の複数ビット分
を入力とするトランスペアレット型のラッチ３と、ラッ
チ３の出力データが入力されると共に各スロ７ ） Ｓ
。〜Ｓ７のチップセレクト端子に各−本づつのチップセ
レクト信号Ｃ８０〜Ｃ８，を独立して接続したアドレス
デコーダ４とから構成される。各スロワ） Ｓ ＋〜Ｓ
、には、外部回路としてのメモリ回路及びＩ／Ｏ回路が
必要に応じて選択されて着脱自在に接続されるようにな
っており、接続によってスロット８０〜Ｓ、のアドレス
バスＡＢ、７’−タバスＤＢ、書き込み信号（図示せず
）、読み込み信号（図示せず）、及びアドレスデコーダ
４からの チップセレクト信号Ｃ８，−Ｃ８，は、夫々
、メモリ回路及びＩ／Ｏ回路の７ドレス端子、データ端
子、書き込み信号（図示せず）、読み込み信号（図示せ
ず）、及びチップセレクト端子に接続されるようになっ
ている。ここで、本実施例では、例として、アドレスバ
スＡＢは／Ｏビツト、データバスＤＢは８ビツト、スロ
ット数は８個としてあり、アドレスデコーダ４からはス
ロット数に対応して８本のチップセレクト信号Ｃ３，〜
ＣＳ ７を出力するようになっている。即ち、各スロッ
ト８０〜Ｓ７に割り当てるアドレス空間のデータ容量は
ＩＫバイトとなっている。
処理を行なう演算制御処理回路としてのＣＰＵ１を具備
する制御部／Ｏと、外部回路としてのメモリ回路及びＩ
／Ｏ回路を接続するための複数のスロワ）Ｓ。−８７を
設けたマザーボード２とが、アドレスバスＡＢ、データ
バスＤＢ、及び後述の信号線とで接続されている。マザ
ーボード２は、アドレスバスＡＢの一部の複数ビット分
を入力とするトランスペアレット型のラッチ３と、ラッ
チ３の出力データが入力されると共に各スロ７ ） Ｓ
。〜Ｓ７のチップセレクト端子に各−本づつのチップセ
レクト信号Ｃ８０〜Ｃ８，を独立して接続したアドレス
デコーダ４とから構成される。各スロワ） Ｓ ＋〜Ｓ
、には、外部回路としてのメモリ回路及びＩ／Ｏ回路が
必要に応じて選択されて着脱自在に接続されるようにな
っており、接続によってスロット８０〜Ｓ、のアドレス
バスＡＢ、７’−タバスＤＢ、書き込み信号（図示せず
）、読み込み信号（図示せず）、及びアドレスデコーダ
４からの チップセレクト信号Ｃ８，−Ｃ８，は、夫々
、メモリ回路及びＩ／Ｏ回路の７ドレス端子、データ端
子、書き込み信号（図示せず）、読み込み信号（図示せ
ず）、及びチップセレクト端子に接続されるようになっ
ている。ここで、本実施例では、例として、アドレスバ
スＡＢは／Ｏビツト、データバスＤＢは８ビツト、スロ
ット数は８個としてあり、アドレスデコーダ４からはス
ロット数に対応して８本のチップセレクト信号Ｃ３，〜
ＣＳ ７を出力するようになっている。即ち、各スロッ
ト８０〜Ｓ７に割り当てるアドレス空間のデータ容量は
ＩＫバイトとなっている。
マザーボード２のラッチ３は、本実施例では、アドレス
バスＡＢの上位桁３ビット分が入力されており、制御端
子Ｃ７！Ｉｆ Ｈレベル及びＬレベルとなるに応じて、
信号線Ａ、〜Ａ、の３ビツトのデータをそのままアドレ
スデコーダ４へ出力するスルー動作と、ＨレベルからＬ
レベルへの立ち下がり時に信号＃ｉＡ、〜Ａ、のデータ
を保持してアドレスデコーダ４へ出力するホールド動作
との２動作を行なうものである。アドレスデコーダ４は
、クロック端子ＣＫへＬレベルのクロック信号が入力さ
れれば、ラッチ３の３ビツトの出力データに応じて８本
のチップセレクト信号ＣＳ ＝ −ＣＳ ？の内、−本
を出力するものである。
バスＡＢの上位桁３ビット分が入力されており、制御端
子Ｃ７！Ｉｆ Ｈレベル及びＬレベルとなるに応じて、
信号線Ａ、〜Ａ、の３ビツトのデータをそのままアドレ
スデコーダ４へ出力するスルー動作と、ＨレベルからＬ
レベルへの立ち下がり時に信号＃ｉＡ、〜Ａ、のデータ
を保持してアドレスデコーダ４へ出力するホールド動作
との２動作を行なうものである。アドレスデコーダ４は
、クロック端子ＣＫへＬレベルのクロック信号が入力さ
れれば、ラッチ３の３ビツトの出力データに応じて８本
のチップセレクト信号ＣＳ ＝ −ＣＳ ？の内、−本
を出力するものである。
制御部／ＯのＣＰＵＩは、マザーボード２を介して外部
回路をアクセスする際には、従来の■／Ｏチップセレク
ト信号Ｃ８Ｂとメモリチップセレクト信号Ｃ８Ｃを一本
にしてなる兼用チップセレクト信号としてのクロック信
号「Ｚと、外部回路の内、メモリもしくはＩｌｏを指定
するための選択信号ＳＧ、を出力するようになっている
。即ち、ｒｊＳ２図に示すように、ＣＰＵ１の内部回路
において、従来の、Ｉ／Ｏ回路及びメモリ回路を書き込
み及び読み込みのアクセスを行なう際のＩ／Ｏチップセ
レクト信号及びメモリチップセレクト信号とがＡＮＤデ
ー）Ｇ３を介して、外部回路のアクセスの際にはＬレベ
ルとなるクロック信号ＳＧ２としてマザーボード２のア
ドレスデコーダ４のクロック端子ＣＫへ入力しである。
回路をアクセスする際には、従来の■／Ｏチップセレク
ト信号Ｃ８Ｂとメモリチップセレクト信号Ｃ８Ｃを一本
にしてなる兼用チップセレクト信号としてのクロック信
号「Ｚと、外部回路の内、メモリもしくはＩｌｏを指定
するための選択信号ＳＧ、を出力するようになっている
。即ち、ｒｊＳ２図に示すように、ＣＰＵ１の内部回路
において、従来の、Ｉ／Ｏ回路及びメモリ回路を書き込
み及び読み込みのアクセスを行なう際のＩ／Ｏチップセ
レクト信号及びメモリチップセレクト信号とがＡＮＤデ
ー）Ｇ３を介して、外部回路のアクセスの際にはＬレベ
ルとなるクロック信号ＳＧ２としてマザーボード２のア
ドレスデコーダ４のクロック端子ＣＫへ入力しである。
更に、メモリ回路に割り当てられたメモリアドレス空間
へ任意のデータを書き込み操作すればＬレベルとなるス
ロット設定信号Ｃ８Ａと書き込みの際にＬレベルとなる
通常の書き込み信号ＭＷＲとがＯＲデー）Ｇｌを介して
出力され、外部回路としてメモリ回路を指定する際にＬ
レベルとなるメモリ設定信号Ｍと先のＯＲデートＧ１の
出力がＮＡＮＤデー）Ｇ２を介し、その出力が選択信号
［Σとしてマザーボード２のラッチ３の上記制御端子Ｃ
へ入力されている。これにより、メモリ設定信号ＭがＬ
レベルであればラッチ３の制御端子Ｃへ入力される選択
信号ＳＧ、はＨレベルとなるので、ラッチ３はスルー動
作となり、アドレス／イスＡＢの信号＋１ｉｔＡ７〜Ａ
、のデータがそのままアドレスデコーダ４へ出力される
。ここで、アドレスデコーダ４は、ＣＰＵ１内ｉでＬレ
ベルのＩ／Ｏチップセレクト信号Ｃ８Ｂが出力されれば
、チップセレクト信号ＳＧ、がアドレスデコーダ４のク
ロック端子ＣＫへ出力されることになり、ラッチ３の出
力データに応じたスロワ）Ｓ。−８７の内−つへクロッ
ク信号Ｗが出力されるのである。他方、スロットのアド
レスデータとしてアドレスバスＡＢの上位３ビツトが有
効となるアドレス空間での疑似の任意データ書き込み繰
作が行なわれると共に、メモリ設定信号ＭがＬレベルか
らＨレベルへ立ち上がれば、先にアドレスバスＡＢへ出
力されていたアドレスデータの上位３ビツトが、スロッ
トを指定するためのスロットアドレスデータとして、ラ
ッチ３の制御端子ＣのＨレベルからＬレベルへの立ち下
がり時に、ラッチのホールド動作によって保持され、ア
ドレスデコーダ４へ出力されるのである。以下に動作を
説明をする。
へ任意のデータを書き込み操作すればＬレベルとなるス
ロット設定信号Ｃ８Ａと書き込みの際にＬレベルとなる
通常の書き込み信号ＭＷＲとがＯＲデー）Ｇｌを介して
出力され、外部回路としてメモリ回路を指定する際にＬ
レベルとなるメモリ設定信号Ｍと先のＯＲデートＧ１の
出力がＮＡＮＤデー）Ｇ２を介し、その出力が選択信号
［Σとしてマザーボード２のラッチ３の上記制御端子Ｃ
へ入力されている。これにより、メモリ設定信号ＭがＬ
レベルであればラッチ３の制御端子Ｃへ入力される選択
信号ＳＧ、はＨレベルとなるので、ラッチ３はスルー動
作となり、アドレス／イスＡＢの信号＋１ｉｔＡ７〜Ａ
、のデータがそのままアドレスデコーダ４へ出力される
。ここで、アドレスデコーダ４は、ＣＰＵ１内ｉでＬレ
ベルのＩ／Ｏチップセレクト信号Ｃ８Ｂが出力されれば
、チップセレクト信号ＳＧ、がアドレスデコーダ４のク
ロック端子ＣＫへ出力されることになり、ラッチ３の出
力データに応じたスロワ）Ｓ。−８７の内−つへクロッ
ク信号Ｗが出力されるのである。他方、スロットのアド
レスデータとしてアドレスバスＡＢの上位３ビツトが有
効となるアドレス空間での疑似の任意データ書き込み繰
作が行なわれると共に、メモリ設定信号ＭがＬレベルか
らＨレベルへ立ち上がれば、先にアドレスバスＡＢへ出
力されていたアドレスデータの上位３ビツトが、スロッ
トを指定するためのスロットアドレスデータとして、ラ
ッチ３の制御端子ＣのＨレベルからＬレベルへの立ち下
がり時に、ラッチのホールド動作によって保持され、ア
ドレスデコーダ４へ出力されるのである。以下に動作を
説明をする。
ＣＰＵＩがスロワ）Ｓ。−８７に接続したメモリ回路や
Ｉ／Ｏ回路と書き込み及び読み込みのアクセスを行なう
際に於いて、例えば、２番目のスロットＳ、に接続した
Ｉ／Ｏ回路をアクセスする場合、ソフトウェアの手順は
、まず、ｃｐｕｉのメモリ設定信号ＭがＬレベルとする
ようにソフトもしくはハード設定を行なうと共に、スロ
ワ）８１に割り当てられる１２８バイトのｌ／Ｏ７ドレ
ス空間、即ち、本実施例では０８０Ｈから０ＦＦＨのア
ドレスデータをアドレスバスＡＢへ出カシ、Ｉ／Ｏチッ
プセレクト信号Ｃ８Ｂを出力すれば、アドレスデータの
上位３ビツトの０ＯＩＢがラッチを介してアドレスデコ
ーダ４へ出力され、２番目のチップセレクト信号Ｃ８１
のみが出力されてスロットＳｌが有効となる。
Ｉ／Ｏ回路と書き込み及び読み込みのアクセスを行なう
際に於いて、例えば、２番目のスロットＳ、に接続した
Ｉ／Ｏ回路をアクセスする場合、ソフトウェアの手順は
、まず、ｃｐｕｉのメモリ設定信号ＭがＬレベルとする
ようにソフトもしくはハード設定を行なうと共に、スロ
ワ）８１に割り当てられる１２８バイトのｌ／Ｏ７ドレ
ス空間、即ち、本実施例では０８０Ｈから０ＦＦＨのア
ドレスデータをアドレスバスＡＢへ出カシ、Ｉ／Ｏチッ
プセレクト信号Ｃ８Ｂを出力すれば、アドレスデータの
上位３ビツトの０ＯＩＢがラッチを介してアドレスデコ
ーダ４へ出力され、２番目のチップセレクト信号Ｃ８１
のみが出力されてスロットＳｌが有効となる。
また、例えば、３番目のスロットＳ、に接続したメモリ
回路をアクセスする場合、第３図に示したように、まず
、３番目のスロットＳ２のメモリアドレス空間、つまり
、／Ｏ０ Ｈから１７ＦＨまでの任意のアドレスへ任意
のデータをｋき込み捏作した後、ＣＰＵ１に於いてメモ
リ設定信号ＭをＬレベルからＨレベルへ立ち上げて選択
信号ＳＧＴを出力すれば、アドレスバスＡＢ上の先の上
位３ビツトの０ＩＯＢがラッチ３へ保持され、ＣＰＵ１
がクロック信号ＳＧ２を出力すれば、アドレスデコーダ
４よりスロットＳ２へチップセレクト信号Ｃ８２が出力
されてスロットＳ２が有効なる。
回路をアクセスする場合、第３図に示したように、まず
、３番目のスロットＳ２のメモリアドレス空間、つまり
、／Ｏ０ Ｈから１７ＦＨまでの任意のアドレスへ任意
のデータをｋき込み捏作した後、ＣＰＵ１に於いてメモ
リ設定信号ＭをＬレベルからＨレベルへ立ち上げて選択
信号ＳＧＴを出力すれば、アドレスバスＡＢ上の先の上
位３ビツトの０ＩＯＢがラッチ３へ保持され、ＣＰＵ１
がクロック信号ＳＧ２を出力すれば、アドレスデコーダ
４よりスロットＳ２へチップセレクト信号Ｃ８２が出力
されてスロットＳ２が有効なる。
以後、ＩＫバイトのアドレス空間に対応する／Ｏビツト
のアドレスバスＡＢをすべて使用することにより、メモ
リ回路とのアクセスを行なえばよい。
のアドレスバスＡＢをすべて使用することにより、メモ
リ回路とのアクセスを行なえばよい。
メモリ回路のアクセスが終了すれば、再び、ＣＰＵ１の
メモリ設定信号ＭをＬレベルとし、クロック信号ＳＧ２
をはずしておく。
メモリ設定信号ＭをＬレベルとし、クロック信号ＳＧ２
をはずしておく。
本実施例で説明したように、本発明は、スロット指定の
ためのデータをアドレスデータとして予めラッチ３に保
持してアドレスデコーダ４から各スロッ）Ｓｏ〜Ｓ、ヘ
チップセレクト信号Ｃ８ｏ〜Ｏ８，を出力するので、Ｃ
ＰＵＩとマザーボード２との接続は、アドレスバスＡＢ
、データバスＤＢ１書き込み信号及び読み込み信号、に
加えて、−本のクロック信号「乙と、−本の選択信号茗
Ｇ、のみで済むのである。例えば、スロット数が１６本
であれば、従来なら、デコーダを使用した際でも、４本
のチップセレクト信号を制御部からマザーボードへ接続
する必要があるが、本発明の場合では、スロット数に拘
わらず、選択信号ＳＧ−皇と、僅か一本の兼用チップセ
レクト信号としてのクロック信号ＳＧ２で済むのである
。また、アドレスデコーダ４は、外部回路に設けてもよ
いが、マザーボード２に設けられば、回路が重複するこ
ともなく、回路構成の効率がよい。
ためのデータをアドレスデータとして予めラッチ３に保
持してアドレスデコーダ４から各スロッ）Ｓｏ〜Ｓ、ヘ
チップセレクト信号Ｃ８ｏ〜Ｏ８，を出力するので、Ｃ
ＰＵＩとマザーボード２との接続は、アドレスバスＡＢ
、データバスＤＢ１書き込み信号及び読み込み信号、に
加えて、−本のクロック信号「乙と、−本の選択信号茗
Ｇ、のみで済むのである。例えば、スロット数が１６本
であれば、従来なら、デコーダを使用した際でも、４本
のチップセレクト信号を制御部からマザーボードへ接続
する必要があるが、本発明の場合では、スロット数に拘
わらず、選択信号ＳＧ−皇と、僅か一本の兼用チップセ
レクト信号としてのクロック信号ＳＧ２で済むのである
。また、アドレスデコーダ４は、外部回路に設けてもよ
いが、マザーボード２に設けられば、回路が重複するこ
ともなく、回路構成の効率がよい。
［発明の効果］
本発明の外部入力制御回路は、以上に説明したように構
成されているので、制御部とマザーボードの接続線の極
数を減少させることができるという効果を奏する。
成されているので、制御部とマザーボードの接続線の極
数を減少させることができるという効果を奏する。
Claims (1)
- （１）演算制御処理回路を具備して演算及び制御を行な
うための制御部と、メモリ回路及びＩ／Ｏ回路などの外
部回路を着脱自在に接続する複数のスロットを具備して
アドレスバス及びデータバスを介して制御部に接続する
制御部と別体のマザーボードとで構成され、制御部は外
部回路アクセスの際にメモリ及びＩ／Ｏを選択するため
の選択信号と、外部回路用の兼用チップセレクト信号を
出力すると共に、マザーボードは、選択信号のメモリ選
択時に入力されたアドレスデータを保持するホールド動
作と選択信号のＩ／Ｏ選択時に入力端のアドレスデータ
をそのまま出力するスルー動作との間で動作するトラン
スペアレット型ラッチと、制御部の兼用チップセレクト
信号によりラッチの出力データに応じたスロットへチッ
プセレクト信号を出力するアドレスデコーダとで構成さ
れることを特徴とするプログラマブルコントローラの外
部入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015053A JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015053A JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01191204A true JPH01191204A (ja) | 1989-08-01 |
| JP2680013B2 JP2680013B2 (ja) | 1997-11-19 |
Family
ID=11878093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015053A Expired - Lifetime JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680013B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176163A (ja) * | 1984-02-22 | 1985-09-10 | Fanuc Ltd | 入出力ボ−ドのアドレス選択方式 |
| JPS60207918A (ja) * | 1984-03-30 | 1985-10-19 | Shin Meiwa Ind Co Ltd | プログラマブルコントロ−ラ |
-
1988
- 1988-01-26 JP JP63015053A patent/JP2680013B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176163A (ja) * | 1984-02-22 | 1985-09-10 | Fanuc Ltd | 入出力ボ−ドのアドレス選択方式 |
| JPS60207918A (ja) * | 1984-03-30 | 1985-10-19 | Shin Meiwa Ind Co Ltd | プログラマブルコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680013B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
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