JPH0458353A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 外部処理装置によってアクセスされる複数のデータレジ
スタを有してなる半導体集積回路装置に関し、 アドレスレジスタモードと外部処理装置直接指定モード
とを随時に切り換えることができるようにすることを目
的とし、 前記アドレスレジスタモード時、アドレスの入力及びデ
ータの入出力に使用され、また、前記外部処理装置直接
指定モード時には、データの入出力にのみ使用される第
１の外部端子群と、前記外部処理装置直接指定モード時
、アドレスの入力に使用される第２の外部端子群と、前
記第１の外部端子群に入力されるアドレスを格納するア
ドレスレジスタと、前記複数のデータレジスタ中、アク
セスすべきデータレジスタを選択するアドレスデコーダ
と、前記外部処理装置から前記アドレスレジスタモード
が指示された場合には、前記アドレスレジスタを前記ア
ドレスデコーダに接続し、前記外部処理装置から前記外
部処理装置直接指定モードが指示された場合には、前記
第２の外部端子群を前記アドレスデコーダに接続するマ
ルチプレクサとを設けて構成する。

［産業上の利用分野］ 本発明は、ＤＭＡ　（ダイレクト・メモリ・アクセス）
コントローラ、ＨＤ（ハードディスク）コントローラ、
ＣＲＴ（陰極線管）コントローラ等、外部処理装置、例
えば、いわゆるＣＰＵによってアクセスされる複数のデ
ータレジスタを有してなる半導体集積回路装置（以下、
ＬＳＩという）に関する。

かかるＬＳＩへのアクセス方式には、アドレスレジスタ
方式と称される方式（アドレス用の外部端子とデータ用
の外部端子とを共有すると共にアドレスレジスタを内蔵
してなるＬＳＩに対して行われるアクセス方式であり、
アドレスの供給と、データの書込み又は読出しとを２サ
イクルのアクセスサイクルで行うとする方式）と、外部
処置装置直接指定方式（以下、ＣＰＵ直接指定方式とい
う）と称される方式（アドレス用の外部端子と、データ
用の外部端子とを別々に設け、アドレスレジスタを内蔵
することなく構成されているＬＳＩに対するアクセス方
式であり、アドレスの供給と、データの書込み又は読出
しを１サイクルのアクセスサイクルで行うとする方式〉
がある。

［従来の技術］ 従来、外部処理装置によってアクセスされる複数のデー
タレジスタを有してなるＬＳＩは、アドレスレジスタ方
式によるアクセスか、ＣＰＵ直接指定方式によるアクセ
スか、いずれが一方の方式によるアクセスを行うことが
できるように構成されており、アドレスレジスタ方式に
よるアクセスモード（以下、アドレスレジスタモードと
いう）及びＣＰＵ直接指定方式によるアクセスモード（
以下、ＣＰＵ直接指定モードという）の両モードを備え
たＬＳＩについては、これまで提案されていない。

ここに、アドレスレジスタモードのみを有するＬＳＩは
、アドレス用の外部端子とデータ用の外部端子とを共有
することができるので、外部端子の数を減らすことがで
きるという利点を有しているが、データの書込み又は読
出しに２サイクルのアクセスサイクルを要してしまうと
いう欠点を有している。

また、ＣＰＵ直接指定モードのみを有するＬＳＩは、デ
ータの読出し又は書込みを１サイクルのアクセスサイク
ルで行うことができるという利点を有しているが、アド
レス用の外部端子とデータ用の外部端子とを別々に設け
る必要があり、この分、外部端子の数が増加してしまう
という欠点を有している。

したがって、かかるＬＳＩのユーザは、以上の利点、欠
点を考慮した上で、そのニーズに従って、アドレスレジ
スタモードを有しているＬＳＩか、又はＣＰＵ直接指定
モードを有しているＬＳＩを選択することになる。

［発明が解決しようとする課題］ ここに、アドレスレジスタモードとＣＰＵ直接指定モー
ドとを切り換えることができるように構成されたＬＳＩ
を提供することができれば、−品種にして、アドレスレ
ジスタモードを望むユーザ及びＣＰＵ直接指定モードを
望むユーザの両ユーザのニーズに応えることができ、製
造者にとっても、製造、保管上、便利になる。

また、例えば、アドレスレジスタモードのみを有してい
た従来品種をグレードアップして製造、販売しようとす
る場合、アドレスレジスタモードとＣＰｔＪ直接指定モ
ードとを随時に切り換えることができるように構成すれ
ば、ソフトウェアの拡大を図ろうとするユーザであって
、従来から使用しているソフトウェアについては、これ
をこのまま使用し、拡大しようとするソフトウェア部分
についてはＣＰＵ直接指定モードを使用し得るものとし
て開発し、この部分についてのみ高速動作を得ようとす
るユーザに対しては、きわめて都合の良いＬＳＩを提供
できることになる。

本発明は、かかる点に鑑み、アドレスレジスタモードと
ＣＰＵ直接指定モードとを随時に切り換えることができ
るようにしたＬＳＩを提供することを目的とする。

［課題を解決するための手段］ 本発明によるＬＳＩは、その構成要素を、例えば、実施
例図面第１図及び第２図に対応させて説明すると、外部
処理装置、例えば、ＣＰＵ１７によってアクセスされる
複数のデータレジスタ９．１０．１１を有し、アドレス
レジスタモード時、アドレスの入力及びデータの入出力
に使用され、また、ＣＰＵ直接指定モード時には、デー
タの入出力にのみ使用される第１の外部端子群８と、Ｃ
ＰＵ直接指定モード時、アドレスの入力に使用される第
２の外部端子群７と、第１の外部端子群に入力されるア
ドレスを格納するアドレスレジスタ１３と、複数のデー
タレジスタ９．１０．１１中、アクセスすべきデータレ
ジスタを選択するアドレスデコーダ１６と、ＣＰＵ１７
からアドレスレジスタモードが指示された場合には、ア
ドレスレジスタ１３をアドレスデコーダ１６に接続し、
ＣＰＵ１７からＣＰＵ直接指定モードが指示された場合
には、第２の外部端子群７をアドレスデコーダ１６に接
続するマルチプレクサ１５とを設けて構成されるもので
ある。

［作用］ 本発明においては、ＣＰＵ１７からアドレスレジスタモ
ードが指示された場合には、ＣＰＵ１７から第１の外部
端子群８に供給されるアドレスを一旦、アドレスレジス
タ１３に格納した後、かがるアドレスをマルチプレクサ
１５を介してアドレスデコーダ１６に供給してデコード
すると共にアドレスデコーダ１６によって選択されたデ
ータレジスタ９．１０又は１１につき、第１の外部端子
群８を介してデータの書込み又は読出しを行わせ、ここ
に、アドレスレジスタモードによる動作を達成すること
ができる。

また、ＣＰＵ１７からＣＰＵ直接指定モードが指示され
た場合には、ＣＰＵ１７から第２の外部端子群７に供給
されるアドレスをマルチプレクサ１５を介して直接、ア
ドレスデコーダ１６に供給してデコードすると共にアド
レスデコーダ１６により選択されたデータレジスタ９．
１０又は１１につき、第１の外部端子群７を介してデー
タの書込み又は読出しを行わせ、ここに、ＣＰＵ直接指
定モードによる動作を達成することができる。

［実施例］ 以下、第１図〜第４図を参照して、本発明の一実施例に
つき説明する。

第１図は、本発明の一実施例の要部を示す図であり、１
は本実施例のＬＳＩチップ本体、２はアドレスレジスタ
モードを指示する信号（以下、Ｃ５ｙ［チップ・セレク
トｙ］信号という）が供給されるＣ５ｆｆ信号端子、３
はＣＰＵ直接指定モードを指示する信号（以下、Ｃ８Ｉ
　［チップ・セレクトｌ］信号という）が供給されるＣ
５Ｉ信号端子、４はアドレスレジスタモード時において
、アクセス対象を後述するアドレスレジスタ１３にする
か、又はデータレジスタ９〜１１にするかを指示する信
号（以下、Ｒ３［レジスタ・セレクト］信号という）が
供給されるＲ３信号端子、５はアドレス又はデータの書
込みを指示する信号（以下、ＷＲ［ライト・ストローブ
コ信号という）が供給されるＷＲ信号端子、６はデータ
の読出しを指示する信号（以下、ＲＤ［ライト・ストロ
ーブコ信号という）が供給されるＲＤ信号端子、７はＣ
ＰＵ直接指定モード時、アドレスが供給される端子（以
下、ＡＢ［アドレスバス］端子という）、８はアドレス
レジスタモード時、アドレスが供給され、ＣＰＵ直接指
定モード時、アドレス及びデー夕が順に供給される端子
（以下、ＤＢ［データパスコ端子という）である。なお
、Ｃ１２信号、Ｃ８１信号、ＷＲ倍信号びＲＤ倍信号ア
クティブレベルはローレベル″′Ｌ″である。また、Ｒ
３信号は、ローレベル“Ｌ″のとき、アドレスレジスタ
１３への書込みを指示し、ハイレベル“Ｈパのとき、デ
ータレジスタ９．１０又は１１への書込みを指示するこ
とを内容とする信号である。

また、９．１０．１１はデータレジスタであり、ＤＢ端
子８に供給されるデータを格納するレジスタである。

また、１２はシーケンス制御部であり、ｃｓ９ｇ信号、
Ｃ８１信号、Ｒ３信号、ＷＲ倍信号ＲＤ倍信号受けて、
アドレスレジスタモード、ＣＰＵ直接指定モードの切換
えのタイミングや、読出し、書込みのタイミング設定等
を行う回路部である。

また、１３はアドレスレジスタであり、アドレスレジス
タモード時、ＤＢ端子８を介して供給されるアドレスを
一時格納するものである。

また、１４はフリップフロップ、１５はマルチプレクサ
、１６はアドレスデコーダであり、マルチプレクサ１５
は、ＡＢ端子７とアドレスデコーダ１６との接続又はア
ドレスレジスタ１３の出力端子とアドレスデコーダ１６
との接続を図るものであるが、その制御はフリップフロ
ップ１４により行われる。ここに、フリップフロップ１
４は、Ｃ３＆信号及びＣ３，ｌ信号の供給を受け、Ｃ８
ｆｆ信号−ローレベル“Ｌ”、Ｃ８１信号−ハイレベル
゛Ｈ″の場合、即ち、アドレスレジスタモードを設定す
べき場合には、マルチプレクサ１５をして、アドレスレ
ジスタ１３の出力端子をアドレスデコーダ１６の入力端
子に接続させ、逆に、Ｃ８２信号＝ハイレベル゛Ｈ″、
Ｃ８１信号＝ローレベル゛″Ｌ”の場合、即ち、ＣＰＵ
直接指定モードを設定すべき場合には、マルチプレクサ
１５をして、ＡＢ端子７をアドレスデコーダ１６の入力
端子に接続させるものである。

このように構成された本実施例のＬＳＩは、第２図に示
すように、例えば、ＣＰＵ１７と接続される。なお、１
８はＣＰＵアドレスをデコードし、Ｃ１２信号及びＣ８
１信号を生成するデコーダである。

この例においては、Ｃ８ｆｆ信号は、ＣＰＵアドレスＡ
９ｆ〜Ａ２３の最下位ビットＡｆｆ以外のピッ）Ａｌ−
Ａ２３をデコードして得るようにされており、この場合
、最下位ビットＡｆｆはＲ３信号として使用される。例
えば、第３図にメモリマツプを示すような場合、ＣＰＵ
アドレスＡＮ〜Ａ２３が２０００番地のときは、アドレ
スレジスタ１３にアクセスし、２００１番地のときには
、アドレスレジスタ１３に格納されているアドレスによ
り指定されているレジスタ９．１０又は１１にアクセス
する。

また、ＣＳＩ信号は、ＣＰＵアドレスＡｚ〜Ａ２３をデ
コードして得られるようにされている。

例えば、第３図にメモリマツプを示すような場合、ＣＰ
Ｕアドレスが２００２番地のとき、ＣＰＵ直接指定モー
ドによりデータレジスタ９．１０又は１１へのアクセス
が行われる。

ここに、第４図は本実施例の動作を示すタイムチャート
であって、特に、第４図Ａは、アドレスレジスタモード
時におけるリード動作を示している。即ち、この場合に
は、まず、Ｃ３ｆｆ信号、Ｒ８信号及びＷＲ倍信号ロー
レベル“Ｌ”とされ、アドレスレジスタ１３への書込み
が可能とされた後、ＣＰＵ１７からＤＢ端子８にアドレ
スが供給され、これがアドレスレジスタ１３に格納され
る。

そして、次のアクセスサイクルにおいて、アドレスレジ
スタ１３に格納されたアドレスがアドレスデコーダ１６
によってデコードされ、アクセスすべきデータレジスタ
９．１０又は１１が選択されると共に、Ｃ５Ｊ２ｒ信号
及びＲＤ倍信号ローレベル“Ｌ″にされ、アドレスデコ
ーダ１６によって選択されたデータレジスタ９．１０又
は１１がらのデータの読出しが可能とされた後、データ
が読み出される。

また、第４図Ｂは、アドレスレジスタモード時における
ライト動作を示している。即ち、この場合には、まず、
Ｃ３ｆｆ信号、Ｒ８信号及びＷＲ倍信号ローレベル“Ｌ
”とされ、アドレスレジスタ１３への書込みが可能とさ
れた後、ＣＰＵ１７からＤＢ端子８にアドレスが供給さ
れ、これがアドレスレジスタ１３に格納される。そして
、次のアクセスサイクルにおいて、アドレスレジスタ１
３に格納されたアドレスがアドレスデコーダ１６によっ
てデコードされ、アクセスすべきデータレジスタ９．１
０又は１１が選択されると共に、Ｃ８２信号及びＲＤ倍
信号ローレベル゛Ｌ”にされ、アドレスデコーダ１６に
よって選択されたデータレジスタ９．１０又は１１への
データの書込みが可能とされた後、データが書き込まれ
る。

また、第４図Ｃは、ＣＰＵ直接指定モード時におけるリ
ード動作を示している。即ち、この場合には、まず、Ｃ
８１信号及びＲＤ倍信号ローレベル“Ｌ″とされ、アド
レスデコーダ１６によって選択されるデータレジスタ９
．１０又は１１からのデータの読出しが可能とされる。

ここに、この場合には、既に、ＡＢ端子７とアドレスデ
コーダ１６との接続が行われているので、Ｃ８Ｉ信号が
ローレベル“Ｌ″とされると共にＡＢ端子７を介してア
ドレスが供給され、これがアドレスデコーダ１６により
デコードされ、アクセスすべきデータレジスタ９．１０
又は１１が選択された後、この選択されたデータレジス
タ９．１０又は１１からのデータの読出しが行われる。

また、第４図りは、ＣＰＵ直接指定モード時におけるラ
イト動作を示している。即ち、この場合には、まず、Ｃ
８Ｉ信号及びＷＲ信号がローレベル“Ｌ”とされ、アド
レスデコーダ１６により選択されるデータレジスタ９．
１０又は１１へのデータの書込みが可能とされる。ここ
に、この場合には、既にＡＢ端子７とアドレスデコーダ
１６との接続が行われているので、Ｃ３Ｉ信号がローレ
ベル“Ｌ”とされると共にＡＢ端子７を介してアドレス
が供給され、これがアドレスデコーダ１６によりデコー
ドされ、データレジスタ９．１０又は１１が選択された
後、この選択されたデータレジスタ９．１０又は１１へ
のデータの書込みが行われる。

このように、本実施例によれば、アドレスレジスタモー
ドとＣＰＵ直接指定モードを随時、切り換えて実行する
ことができる。

［発明の効果コ 以上のように、本発明によれば、アドレスレジスタモー
ドとＣＰＵ直接指定モードの両モードを使用することが
できることにより、アドレスレジスタモードを望むユー
ザとＣＰＵ直接指定モードを望むユーザの両ユーザのニ
ーズに応えることができるので、製造者は、アドレスレ
ジスタモードを有する品種とＣＰＵ直接指定モードを有
する品種の２種類の製品を製造、保管する必要がなく、
１種類の製品を製造、保管すれば足り、製造及び保管上
の利便を得ることができる。

また、本発明によれば、アドレスレジスタモードとＣＰ
Ｕ直接指定モードを随時に切り換えることができるので
、アドレスレジスタモードのみを有していた従来品種を
グレードアップして製造、販売しようとする場合、本発
明のように構成すれば、ソフトウェアの拡大を図ろうと
するユーザであって、従来から使用しているソフトウェ
アについては、これをこのまま使用し、拡大しようとす
るソフトウェア部分についてのみ、ＣＰＵ直接指定モー
ドを使用し得るものとして開発し、この部分についての
み高速動作を得ようとするユーザに対しては、きわめて
都合の良いＬＳＩを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示す図、第２図は本
発明の一実施例のＣＰＵとの接続例を示す図、 第３図は本発明の一実施例の動作を説明するためのメモ
リマツプ、 第４図は本発明の一実施例の動作を示すタイムチャート
である。 １・・・ＬＳＩチップ本体 ９〜１１・・・データレジスタ １２・・・シーゲンス制御部 １３・・・アドレスレジスタ １４・・・フリップフロップ １５・・・マルチプレクサ １６・・・アドレスデコーダ （Ａ） アドレスレジスタモード時におけるリード動作（Ｃ） ＣＰＵ直接指定モード時におけるリ ド動作 （Ｂ）アドレスレジスタモード時におけるライト動作（
０）ｃｐｕ直接直接指 定時におけるライト動作 本発明の一実施例の動作を示すタイムチャート第４図

Claims (1)

1. 【特許請求の範囲】 外部処理装置によってアクセスされる複数のデータレジ
   スタを有してなる半導体集積回路装置であつて、 アドレスレジスタモード時、アドレスの入力及びデータ
   の入出力に使用され、また、外部処理装置直接指定モー
   ド時には、データの入出力にのみ使用される第１の外部
   端子群と、前記外部処理装置直接指定モード時、アドレ
   スの入力に使用される第２の外部端子群と、前記第１の
   外部端子群に入力されるアドレスを格納するアドレスレ
   ジスタと、 前記複数のデータレジスタ中、アクセスすべきデータレ
   ジスタを選択するアドレスデコーダと、前記外部処理装
   置から前記アドレスレジスタモードが指示された場合に
   は、前記アドレスレジスタを前記アドレスデコーダに接
   続し、前記外部処理装置から前記外部処理装置直接指定
   モードが指示された場合には、前記第２の外部端子群を
   前記アドレスデコーダに接続するマルチプレクサとを有
   して構成されていることを特徴とする半導体集積回路装
   置。